likeasm

Под кварцем должен быть локальный слой земли.

Спасибо, рыба то что надо.

Насчет "аналога" 3 циклона не знаю, но кристаллы для "аналогов" флекса и циклона 2 точно делают в Зеленограде. Потом эти кристаллы гонят на ВЗПП и там корпусируют. Логистика блин. От сюда и сроки поставки конские. Кстати есть догадка, что "аналог" 3 циклона тоже делают у нас... как-то по-русски выглядит буфер ПЛИС, который может держать только 2.5В.

Если схема криво Любая переразводка схемы, может вылезти любым боком, если нет ограничений по разводке.

Перефразирую... у вас ПЛИС должны грузиться задом наперед. Посмотрите как у вас проц битовый поток выдает.

На DOUT нет данных даже во время загрузки первой FPGA? Или их никогда нет? Если первое, то предположу, что DOUT первой FPGA после загрузки у вас определяется к пользовательский io и перестает выполнять свои служебные функции. UPD из ug380 "The first device in a serial daisy-chain is the last to be configured."

Проц. вроде отечественный, есть микро ЭВМ с ним, есть видео на борту, есть хоть и корявый, но linux. Я думаю использовать наши ПЛИС для таких целей не целесообразно.

Не забывайте про сроки поставки, они там тоже были космические от 8 месяцев. Хотя может что-то поменялось. Посмотрите еще в сторону 1892ВМ14Я от ЭЛВИС.

Я уже говорил, что примитивы схематика вещь довольно абстрактная... они переводятся в VHDL в автоматическом режиме, а только потом собираются в единый модуль. Из-за этого у вас и возникли ворнинги, так как конечный VHDL файл скорее всего никто не проверял. Вы готовы доверится такой автоматизации? Если у вас схема собрана по всем синхронным канонам и нормально написаны констрейны, то для вашей схемы разницы между примитивами CB4CLE и CB4RLE не будет. Кстати вы констрейны как описывали для схемы, переименовывали цепи и примитивы руками или писали те имена, которые назначал схематик?

Синхронный (R) и асинхронный(CLR) сбросы. Как оказалось еще и ворнингами отличается.

Есть вариант эконом. Xeon 1155 с али.

Более того, данная конструкция нормально синтезируется и имплементируется с всеми избыточными цепями на FPGA (проверял на XC6). Вы же как разработчик, должны стремиться к совершенствованию в своей работе. Однако, вместо этого вы пытаетесь разобраться почему модуль с избыточным количеством цепей где-то кладется на кристалл нормально, а где-то нет, вместо того, чтобы оптимизировать его. Почти САПРы имеют костыли, но голову никто не отменял. П.С. Работа с HDL в схематике путь тупиковый. В нем нет всех возможностей, которые предоставляют языки описания.

Есть более экзотический способ. Берем примитивы FDC, MUX, Логику и другие. Собираем все это в синхронный счетчик с загрузкой, делаем в виде модуля и вставляем в проект.

Схематик в ISE штука довольно корявая в плане такой отрисовки схем. Перед синтезом схемы все это все равно транслируется в VHDL, а потом уже собирается. Посмотрите через RTL все ли у вас на месте, нет ли на топ уровне выброшенных портов. Были приколы, что часть схемы выкидывалась без предупреждений, а после удаления куска и отрисовки его заново все становилось на место. Если вы делаете без ucf файла, то проверьте привязку выходных буферов к пинам микросхемы в свойствах примитива. Лучше прислушайтесь к советам описать все это на Verilog или VHDL.

Книга огонь. Плохо ищите по форуму. Да и тему эту плохо читали, хотя и отписались там.

Если заняться археологией, то было такое, например, в XC4000, назывался BUFE.

На сколько я помню, у памяти XCFxxP есть вход CLKIN и выход CLKOUT. Так вот если FPGA Master, то FPGA:CCLK -> FLASH:CLKIN, если Slave, то FLASH:CLKOUT -> FPGA:CCLK. Что-то подсказывает, что FLASH:CLKOUT висит в воздухе.

А результат синтеза смотрели там точно триггеры, а не сдвиговый регистр SRL?

Тогда это не CDC синхронизатор, поставьте два триггера последовательно на все сигналы от FTDI. К слову, там сигнал RD колеблется от 20 до 50 ns. Картинка из гугла в помощь.

Он там один?

А вы эти сигналы от FTDI синхронизировали со своей частотой 55М в FPGA? если нет, то вероятность метастабильности будет почти как написано тут https://www.ti.com/lit/an/scza004a/scza004a.pdf

Добрый день. У ментора, как я понял из форума, две библиотеки одна с символами и посадочными местами, а другая с параметрами в access. Правильно ли будет если я создам в основной библиотеке например один шаблонный чип конденсатор 0805 без параметров, а в базе access уже ссылаясь на него, сделаю нужное мне количество типов конденсаторов. Насколько данная идеология верна или ошибочна? Вообще может кто-то нибудь поделится структурой библиотеки ?

Спасибо попробую данный атрибут

Создал компонент разъема шины PC104 вбил имя "PC104_ISA" в поля Number и Name в Part Editor , при упаковке вылезло это PDB ERROR: The mapping of gates in the Component section resulted in a gate composed completely of common pins. That is, all of its pin numbers were found more than once in the Component section. Such a gate is superfluous and illegal and must be removed by correcting the Parts DataBase ERROR: Bad data for Part Number: PC104_ISA in the Parts DataBase for symbols with Part Name: PC104_ISA and Part Label: (null). The relevant symbols are: Долго бился с ментором пытая понять в чем моя ошибка, так и не нашел отличий от других разъемов. Переименовал его в Part Editor из "PC104_ISA" в "PC104" все нормально, попробовал еще кучу различных имен "PC104-ISA", "PC104_ISADDFDF" и т.д и все стало упаковыватся, а вот имя "PC104_ISA" дает такую ошибку.

Спасибо за ответы, но я немного не о том... Попытаюсь объяснить иначе, к примеру, я размещаю микросхему состоящую из двух вентилей Logic и Power, при упаковке у меня Logic имеет RefDes DD2, а Power DD3, вместо DD2. А слоты как я понимаю используются для вентилей, состоящих из одинаковых символов.