maksya

Решил убрать с книжных полок помимо пыли еще и несколько экземпляров литературной продукции: 1. [500 р] Лайза Криспин. Гибкое тестирование. Практическое руководство для тестировщиков По и гибких команд 2. [400 р] Труфанов А.н. Symbian C++. Программирование для мобильных телефонов 3. [100 р] Луиза Тамре. Введение в тестирование программного обеспечения 4. [100 р] А. Медведев. Технология производства печатных плат 5. [100 р] В. Олифер, Н. Олифер. Компьютерные сети. Принципы, технологии, протоколы Кому интересно, пишите. Макс

Про спешку это Вы верно подметили. Написание статей не является моим основным занятием. А та часть свободного времени, которая обычно отводится для журналистских практик, не всегда соответствует установленным редакцией срокам =) Про неаккуратность позволю себе не согласиться, т.к. я весьма добросовестно отношусь к любой выполняемой работе. Я готов компетентно вести беседу о правилах написания фамилии "Михайлов" во всех ее склонениях, а также последующих словообразованиях. Однако не возьмусь обсуждать лингвистическую корректность названия систем созданных Булем. Хотя некоторые размышления на эту тему пожалуй опубликую здесь. Есть такая порода собак - питбуль (pit bull). По стечению обстоятельств слово "буль" в собачей породе совпадает и по написанию и по звучанию с фамилией математика (после руссификации). И мне кажется что, например, выражение "питбулевский хвост" окажется более жизнеспособным нежели "питбулев хвост". Почему правила языка трактуют иначе в случае Буля - для меня вопрос. На ум приходит также, например, выражение "пулитцеровская премия", основой для пораждения которого являлась фамилия Пулитцер. "Пулицерова премия" возможно тоже будет резать слух журналистам =) Вообщем если заглянуть вглубь проблемы, то ее суть кроется в переводе. Процитирую свою школьную учительницу по английскому языку: "Перевод с английского на русский подобен фронту - без потерь не обойтись". Скорее всего Вы правы в том, что выражение "булева" алгебра более распространено, чем "булевская". Интернет-поисковики подтверждают это. В дальнейшем пожалуй буду придерживаться мнения большинства в этом вопросе, дабы скрыть свою безграмотность. А точность перевода пускай останется на совести составителей курсов и книг по математике, а также выпускающих их редакторов. Фразы "уровень верификации" и "верификационный уровень" считаю синонимичными. Большое спасибо за замечания!

Prequel about PSL: PSL.pdf

С небольшой задержкой, но все-же =) Статья посвящена открытой библиотеке верификации OVL. Опубликована в журнале "Компоненты и Технологии" (www.kit-e.ru). Любые конструктивные замечания или комментарии приветствуются! OVL__part_1_.pdf OVL__part_2_.pdf

Используйте FPGA начиненный микроконтроллером и исполняйте свой код. Не пытайтесь собрать систему в домашних условиях, Поручите это дело специалистам, как правильно отметил уважаемый vetal.

Боюсь Вас разочаровать, но статья носит скорее ознакомительный характер, нежели описание результатов практического применения... На данном этапе ставилась цель привлечь интерес к PSL. Что касается синтезируемости утверждений, то данный вопрос еще не в полной мере мной изучен. Думаю в ближайшее время можно будет обсудить эту тему в данном форуме.

На правах саморекламы =) Сегодня окончательно согласовали верстку. Статья по PSL должна появиться в пятом номере журнала "Компоненты и технологии". В силу обязательств перед редакцией, выложить в общий доступ электронную версию пока к сожалению не могу...

На этой неделе должна прийти верстка из редакции. Видимо в мае-июне появится в выпуске. Я смогу сообщить конкретно чуть позже. Я брал здесь - http://mirknig.com/2007/09/01/proektirovan...ogo_bojjca.html Если возникнут сложности с пропиской (или просто лениво регистрироваться), то могу перезалить на FTP. По мне, так книга ценна именно системным подходом к проблеме. А приставка "Курс молодого бойца" как раз и указывает на целевую аудиторию.

Попробую внести свою лепту в борьбу за построение электротехнического коммунизма =) Начнем с родного языка. На моей памяти есть только одна статья, посвященная АБВ (ABV): Долинский М. Assertion Based Verification – верификация, основанная на утверждениях // Компоненты и технологии. № 9. 2004. В ней содержатся вводные сведения по OVL, PSL, SVA и т.д. Убедиться в этом можно самостоятельно, скачав приложенный файл. Кроме того, в ближайшее время в КиТе выйдет результат моих собственных изысканий на тему PSL под рабочим названием "Проектирование в условиях временных ограничений: верификация проектов". В статье рассматриваются основы, определения, структура языка... Я пытался дать как можно более упрощенный взгляд (нисколько не теряя в смысле), чтобы привлечь к проблематике максимальное число страждущих. Посему и примеры кода чуть проще нежели у многоуважаемого CaPpuCcino =) Любая разумная критика после прочтения будет только приветствоваться... Теперь по первоисточникам... Помимо упомянутых в топике источников хотелось бы отметить книгу "The Design Warrior's Guide to FPGA" by Clive Maxfileld (тем, кому чужда аглицкая речь, можно прочитать то же самое на русском - "Проектирование на ПЛИС. Курс молодого бойца."). Книга достойна прочтения (IMHO) от корки до корки, но конкретно для рассматривамой темы будет интересен раздел "Формальная верификация" в главе 19. Более специализированная литература - Ben Cohen, Srinivasan Venkataramanan, Ajeetha Kumari. Using PSL/Sugar for Formal and Dynamic Verification 2nd Edition. VHDLCOHEN Publishing, 2004. К сожалению, в отличии от предыдущего опуса, в электронном варианте видимо не распространяется =( Но некоторые страницы можно почитать на print.google.com Кстати о старине Ben'е. Он состоит в гильдии по верификации под партийным псевдонимом vhdlcohen - www.verificationguild.com. Куда я советую вступить всем интересующимся. Членские взносы отсутствуют =) Assertion_Based_Verification.pdf

Работоспособность такой конфигурации с точки зрения функциональности не вызывает сомнений. Ясно что адресные и управляющие (RAS, CAS, WE) линии разделяются между всеми микросхемами памяти... Проблема в том, будет ли на 100 МГц фунициклировать линия, на которую повешено 5 абонентов (в Вашем случае 3)?! Требуется ли при этом выполнять согласование, например, по схеме "звезда" (с равными лучами)... Вообщем проблема схемотехнического характера, собственно почему тема и завелась в форуме по трассировке ПП. P.S.: если не сложно, то киньте сюда скриншот участка с разводкой между FPGA и микросхемами памяти...

Речь об одной микросхеме SDRAM? Если да, то это не совсем мой случай... мне нужно добиться синхронного управления контроллером всех четырех микросхем памяти.

Доброго времени суток всем присутствующим! Возникла задача разводки PCI-доски с ПЛИС и 4 ИС SDRAM на борту. Структура выглядит следующим образом: 8-разрядная шина данных каждой памяти независимо от других чипов привязана к ПЛИС, а сигналы адреса и управления - общие. Память управляется контроллером, настроенным на работу с 32-разрядной шиной данных. Есть мечта (обусловленная требованием сильных мира сего) разогнать обмен FPGA с памятью до 100 МГц. С вводными пожалуй все... Необходимо подобрать схему согласования вышеназванных компонентов. Натыкался на форуме на сообщения, что проблем вообще нет и без согласования (http://electronix.ru/forum/index.php?showtopic=1803, последний пост). Кроме того, например, в схеме отладочной платы у Altera (stratixii_s180, DSP) 2 чипа памяти подключены к ПЛИС по такой же схеме что у меня, так у них в схеме даже согласующих резисторов нет... Встречал и совершенно противоположные мнения, мол подобная конфигурация вообще не имеет права на существование. Поскольку в последнее время с разводкой плат дел не имел, то многое из того что не выучил уже забыл =) И поднабравшись наглости, решил параллельно с самостоятельным изучением проблемы завести соответствующую тему в форуме. Просьба сильно ногами по лицу не бить, а по возможности кинуть в меня дельными советами. P.S.: варианты модификации архитектуры путем замены на DDR SDRAM чипсы или DIMM-модули просьба не предлагать =) Магии типа "моделирования в HyperLynx" не обучен =( Рассчитываю на что-то вроде Reference Design, чтобы в случае неудачи объяснить руководству, что не я один такой...

меняю диплом по ПЛИС на правую почку суицидального другана

Владимир и Mikle Klinkovsky, огромное вам спасибо! P.S.: в паттерне оказалась недорисованной одна линия в слое Silk и Assy, но это уже мелочи. Еще раз спасибо.

К сожалению не открывается :( При открытии в Library Executive в библиотеке 1.lib виден паттерн с именем UNTITLED, но при попытке открытия выдает Error 12037 : Unable to load pattern UNTITLED. У меня установлен PCAD 2002.

Вы имеете ввиду расширение стандарта IEEE 1076.1 - VHDL AMS (Extension to VHDL to support the description and simulation of analog and mixed-signal circuits and systems)?

Вытащил из "ПЦБ Лайбрэриз" паттерн под BGA корпус с количеством ножек чуть более 1000. Получил собственно файл с расширением .lia. Далее тыкаюсь в утилите Library Executive > Translate. В результате получаю файл с расширением .lib и размером 4096 байт. Ошибок при переводе никаких не выдает, но паттерн в библиотеке не создается :( Подскажите пожалуйста как выйти из ситуации или посодействуйте в переводе lia -> lib (файл в приложении). lia.rar

Ясно. Т.е. придерживаем сигнал enable пока переходный процесс на входе данных регистра не завершится. Таким образом нет необходимости снижать тактовую частоту всего проекта из-за "тормознутого блока". А на сколько оправдан подобный поход? Почему бы не раскрошить КС "долгого" модуля конвеером? Понятно. Так глубоко копать мне на практике не приходилось. Собственно поэтому оценивать возможности САПР не довелось. Но тема ведь не ограничена только FPGA. И почему формулировка определения "fully synchronous design" должна страдать от несовершенства каких-то там программ и микросхем? Фразу "полностью синхронный дизайн" не приходилось раньше встречать в литературе. Буду признателен если кините в меня ссылкой. К черту Англию. Пишу "Я" с заглавной буквы только из уважения к собственной личности.

Начнем с того, что фраза "fully synchronous design" (собственно как и само слово design) является контекстно-звисимым и имеет право быть переведенной как в форме существительного, так и в форме глагола. And also vice versa during translation to English language. Замечание по поводу слова project, честно сказать, не понял. Как звучит оригинальный термин "fully synchronous design" Я знаю, а слово project в общей лексике является синонимом слова design. Я то имел ввиду, что понятие "проектирование средств вычислительной техники" (именно проектирование, а не дизайн) Я встречал в книжках, изданных еще до моего рождения. А это, видимо, говорит о некоторых традициях и устоявшейся терминологии. Скажем, если бы Я увидел в литературе фразу Web-проектирование вместо Web-дизайна, то возмутился бы не меньше =) Век живи - век учись. Признаюсь, про многоцикловые пути ничего раньше не слышал. Выглядит интересно, но вот так вот сходу смущает одно обстоятельство - если переходный процесс в комбинационной схеме (КС), выход с которой поступает на вход данных элемента памяти, не завершится за один такт, то в момент прихода очередного фронта clk возможно переключение на входе данных... другими словами - метастабильность. Или Timing Constraints, задаваемые в САПР как раз и призваны бороться с подобными эффектами? Если Вы построите синхронный триггер на основе асинхронного (RS + логика некоторая), и будете использовать подобную конструкцию для построения "fully synchronous design", то какие конкретно возникнут пролемы? По-моему если в систему поступает с определенным периодом некоторый тактовый сигнал (clock), элементы памяти переключются в строго определенные моменты времени (задающиеся фронтом или уровнем сигнала clock), а КС обсчитывается за время пока clock "не активен", то все должно быть пучком. P.S.: пока копался в Google, напоролся на термины GALS (Globally Asynchronous Localy Synchronous) и LAGS (Localy Asynchronous Globally Synchronous). Видимо с этой позиции fully synchronous design должен записываться как GSLS или LSGS...

Не совсем в тему ответа, но IMHO слово дизайн лучше оставить всяким Юдашкиным. Более употребимо ведь слово проектирование. А касаемо основного вопроса, Я бы ответил в первом приближении примерно так - полностью синхронным можно считать проект, ВСЕ элементы памяти которого изменяют свое состоянии (точнее имеют возможность изменять) одновременно под управлением тактового сигнала (clock). В идеале очередное значение ячейки памяти должно сформироваться на комбинационной схеме до прихода очередного импульса clock.

И в мыслях не было. Это был частный пример. Исходное требование заключалось в том, чтобы шина перевернулась. И здесь не важна интерпретация кода человеком. Главное - чтобы провода перепутались как на рисунках выше изображено. Так вот Я и утверждаю, что все 3 примера равнозначны с точки зрения реализации системы.

На днях наконец-то удалось дорваться до железа - Реализовал обсуждаемые выше 3 варианта. Собственно результат оказался вполне для меня ожидаемым - лампочки горят единообразно во всех трех случаях. Пока выложу скриншоты Technology Map Viewer'а, объективно (post-fitting) отражающие загруженные в ПЛИС проекты. А дальше видно будет - может мировую заключим, а может и подробный видеоотчет эксперимента придется клепать =) 1. graffity 2. andrew_b 3. maksya Структурно это выглядит как-то так - Далее некоторые измышления по поводу интерпрeтации полученных результатов. "Реверс шины" происходит во всех реализациях. Т.е. за что боролись, то и вышло - например, на входе системы 5 (в десятичной системе счисления), на выходе получаем 10 (тоже в десятичой). Есть правда отличия. В моем варианте вектор B в формате little-endian (иными словами в крайней левой позиции самый младший вес). Это обстоятельство и надо учитывать в общем случае, когда шина использутся после переворота. В проектах andrew_b и gaffity осталось big-endian, т.е. в том виде, в котором школьники на уроках информатики битовые последовательности записывают. Надеюсь, что сказанное мной выше позволит выработать consensus. P.S.: Есть кто-нибудь, кто AHDL помнит? У меня закрались сомнения, что все-таки писать B[0:3] (как вот здесь обсуждалось - http://electronix.ru/forum/index.php?showtopic=26129) после объявления его как B[3:0] нельзя... Если не сложно, то накидайте пример на AHDL с этим переворачиванием, чтоб его в квартусятину загнать можно было и помучать.

А курс №3 когда активным станет? Удостоверение о повышении квалификации хочу, чтобы хвастаться. Ну и чтобы дырку на стене закрыть :)

Ищущие да обрящут! http://dump.ru/files/1/115331983/ пароль к архиву - electron

Тема на месте. Наверное без регистрации не пускает... Вообщем там наложены следующие документы: 1. UML model for the IEEE 1451.1 standard.pdf (483.67 KB) 2. IEEE 1451_ A standard in support of smart transducer networking.pdf (353.3 KB) 3. IEEE 1451.2_ An interpretation and example implementation.pdf (496.62 KB) 4. IEEE Std 1451.1-1999.pdf (1.43 MB) 5. IEEE Std 1451.2-1997.pdf (941.09 KB) Если надо, то могу перезалить сюда или на e-mail. P.S.: на всякий случай продублируй в ПМ, если будет потребность в вышеназванной информации. Я просто могу забыть в эту ветку форума заглянуть.