flex7000

просто помогите че нибудь более менее правдивое придумать.

Я понимаю что жалко отдавать то что наработано своим трудом. Кому хоть что нибудь не жалко помогите.

Народ помогите плиз, у меня друган до суицида дойдет, ему очень срочно нужно, я ему помогу, только дайте что нибудь наработанное.

Собственно вот. Нужен не мудреный диплом на ПЛИС. для выпускника терема. СРОЧНО ХЕЛП!!!!!! Особо нужно: -ТЗ (подробное) -Схема Э3 если требуеться. -Какая плис (необязательно, но желательно Cyclone Altera) -Паяснительная записка (желательно, но то же необязательно, главное принцип работы.) -Прога функционирования. (!!!) (только AHDL или VHDL) -Временные диаграммы (необязательно) Помогите, очень надо. :maniac:

Срочно нужен разъем степень защиты IP65, на 4-5 контактов, как можно малые габариты. вилка и розетка.

Всем спасибо! Закончил, сделал немного по другому, просто добавил условия, все пашет! тему можно закрывать.

тот что выше работает, проверено! и почему это не будет? :)

LOOP примерно должен будет начинаться от туда. я точно не знаю, просто когда все выполняеться на ВД нули, а надо что бы вернулось в начало и повторялось вновь. Вот так яснее?

С книгой я не разобрался... вот прога: library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity TV_test is port( CLK :in std_logic; SSP :out STD_LOGIC; CTLSig : buffer STD_LOGIC; EqSig : buffer STD_LOGIC; EndEqSig : buffer STD_LOGIC; ESig : buffer STD_LOGIC ); end TV_test; architecture TV_arc of TV_test is signal LineCT : STD_LOGIC_VECTOR (8 DOWNTO 0); signal EqualizeCT : STD_LOGIC_VECTOR (8 DOWNTO 0); signal FieldCT : STD_LOGIC_VECTOR (9 DOWNTO 0); signal EndEqCT : STD_LOGIC_VECTOR (8 DOWNTO 0); signal CTL : STD_LOGIC_VECTOR (2 DOWNTO 0); signal CTEq : STD_LOGIC_VECTOR (2 DOWNTO 0); signal CTEE : STD_LOGIC_VECTOR (2 DOWNTO 0); signal CTF : STD_LOGIC_VECTOR (9 DOWNTO 0); begin process (CLK) begin ------/////////////////////////////////////////////////////////-------------------- IF (clk'EVENT AND clk = '1') THEN -------------------------------От сюда надо начать повторять ЦИКЛ ------/////////////////////////////////////////////////////////-------------------- IF ( CTL < 101 and CTLSig = '0' ) then LineCT <= LineCT + 1; if (LineCT < "111001111") then SSP <= '1'; else SSP <= '0'; if (LineCT > "111110010") then LineCT <="000000000"; CTL <= CTL + 1; end if; end if; elsif (CTL = 101) then CTL <= "000"; CTLSig <= '1'; end if; ------/////////////////////////////////////////////////////////-------------------- IF ( CTLSig = '1' ) then if ( CTEq < "110" and EqSig = '0' ) then EqualizeCT <= EqualizeCT + 1; if ( (EqualizeCT < "1001010") and (CTEq < "101") ) then SSP <= '1'; else SSP <= '0'; if (EqualizeCT > "111110010") then EqualizeCT <="000000000"; CTEq <= CTEq + 1; end if; end if; elsif ( (CTEq = "110") and CTL = 000 ) then CTEq <= "000"; CTEq <= "000"; EqSig <= '1'; end if; end if; ------///////////////////////////////////////////////////////---------------------- IF ( EqSig = '1' ) then if ( (CTF < "0100001111") and ESig = '0' ) then FieldCT <= FieldCT + 1; if (FieldCT < "10010100") then SSP <= '1'; else SSP <= '0'; if (FieldCT > "1111001011") then FieldCT <="0000000000"; CTF <= CTF + 1; end if; end if; elsif ( (CTF = "0100001111") and CTL = 000 and CTEq = 000) then CTF <= "0000000000"; ESig <= '1'; end if; end if; ------///////////////////////////////////////////////////////---------------------- IF ( ESig = '1' ) then if ( CTEE < "101" and EndEqSig = '0' ) then EndEqCT <= EndEqCT + 1; if ( (EndEqCT < "1001010") and (CTEE < "101") ) then SSP <= '1'; else SSP <= '0'; if (EndEqCT > "111110010") then EndEqCT <="000000000"; CTEE <= CTEE + 1; end if; end if; elsif (CTEE = "101") then CTEE <= "000"; EndEqSig <= '1'; end if; end if; ------///////////////////////////////////////////////////////----------------------где то сдесь закончить end if; end process; end TV_arc; Вообщем это генератор ССП

Есть программа написаная на VHDL, она авполняет какую то функцию и т.д. нужно сделать что бы эта функция выполнялась постоянно (т.е. петлей). Помогите разобраться с оператором цикла, как его впихнуть в прогу???

помогите, раскажите об этих МС, т.к. в нете не че толкового не нашел. В чем принципиальная разница?

Я уже задовал подобные вопросы. прошу объясните мне только про ССП, какого вида сигнал, я понял про 525.60 и про 625.60 но как это выглядит????????

Спасибо!!! я понял ошибку!!! вот я дурень, компилирууует!!! Че то симулировать отказываеться... В Quartus 2

неполучаеться... Ругаеться... Error (10500): VHDL syntax error at test_sweep.vhd(53) near text "With"; expecting "end", or "(", or an identifier ("with" is a reserved keyword), or a sequential statement Error (10500): VHDL syntax error at test_sweep.vhd(54) near text "When"; expecting ";" Error (10500): VHDL syntax error at test_sweep.vhd(59) near text "testbench"; expecting "process" Исходник проги library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; use ieee.numeric_std.all; entity test_sweep is port ( Clock : in std_logic; CompSyncIn : out std_logic ); end test_sweep; architecture testbench of test_sweep is signal LineSync : std_logic; signal LineEqual : std_logic; signal LineSerra : std_logic; signal FildSync : std_logic; signal FildState : INTEGER RANGE 0 TO 3; begin PROCESS (Clock) BEGIN IF (Clock'EVENT AND Clock = '1') THEN LineSync <= '1'; LineSync <= '0' after 4.7 us; LineSync <= '0'; LineSync <= '1' after 58.8 us; LineEqual <= '1'; LineEqual <= '0' after 2.3 us; LineEqual <= '0'; LineEqual <= '1' after 29.45 us; LineSerra <= '1'; LineSerra <= '0' after 27.05 us; LineSerra <= '0'; LineSerra <= '1' after 4.7 us; FildState <= 0; FildState <= 1 after 190.5 us; FildState <= 1; FildState <= 0 after 190.5 us; FildState <= 2; FildState <= 0 after 16.09725 ms; FildState <= 3; FildState <= 0 after 190.5 us; With FildState Select CompSyncIn <= LineSerra When 0, LineSync When 2, LineEqual When Others; END IF; end testbench;

помогите разобраться с оператором WITH в VHDL как записать правильно вот это: With FildState Select; CompSyncIn <= LineSerra When 0; LineSync When 2; LineEqual When Others;