FatRobot

википедия занималась: https://en.wikipedia.org/wiki/Audio_time_stretching_and_pitch_scaling

в презентации есть оглавление. что касается генератора, то на данный момент мое понимание такое: если придерживаться определенной структуры в rtl описании узлов векторного вычислителя, то генератор будет анализировать json-файл с начальными установками и файл с runtime-статистикой, а затем формировать структуры-параметры для каждого узла, а также верхний уровень вычислителя для быстрого прототипирования. уже сейчас, конечно, есть ряд вопросов, например, как оформлять интерфейс обмена между блоками, если они обмениваются малыми объемами данных минуя коммутатор, но, думаю, что это разрешимо. Подразумевается, что если кто-то начал пользоваться этой средой моделирования, то он решает масштабную задачу, и для него разработка rtl по готовой спецификации - вопрос скорее рутинный.

осталось соотнести значения по осям на векторной диаграмме с тем же самым на последнем графике

вы можете передатьдлинную последовательность псп-символов с qpsk и построить график зависимости evm от индекса поднесущей? уменьшить амплитуду на входе цап? к таким эффектам могут приводить: нелинейные искажения разность линейных характеристик синфазного и квадратурного каналов разный уровень шума в каналах

в области низких частот у трансформатора заметно неравномерная ачх и нелинейная фчх, т.е. в зависимости от индекса поднесущей у вас меняется и амплитуда, и фаза. плюс поворачивается всё созвездие. эти траектории вы наблюдаете вы можете откалибровать характеристики аналогового тракта и компенсировать их после бпф что касается трансформатора, то вы можете - не использовать поднесущие вблизи нуля - гетеродинировать - поменять схему аналогового тракта

теория цепей нас учит тому, что трансформатор не пропускает низкочастотные составляющие. после того, как вы подняли частоту отсчетов, вы можете с помощью гетеродина сместить весь сигнал по частоте в область, где ачх трансформатора постоянна. а на приемной стороне, опять же с помощью гетеродина, опустить сигнал в нужный вам частотный диапазон

конечно. doc/simsimd.pptx в документе есть соответствующий раздел. в ближайшее время я планирую закончить документацию и тесты. затем в демонстрациионных целях реализовать структуру для чего-то, приближенного к реальности: уровня lte cell search или dvb а потом буду двигаться по перечню замыслов

корреляция между чем и чем? что значит 'низкие каналы'? нет ли развязывающего конденсатора между передатчиком и и приемником, который блокирует поднесущие, близкие к 0?

Добрый день. Development and simulation framework for Application Specific Vector Processor. Keywords: SIMD, Single Instruction Multiple Data, ASIP, Application Specific Instruction Processor, Vector Processor Architecture, Data Driven, Cycle Accurate, System Simulation, Model Based Design and Optimization, SystemC Основная часть готова, но задач еще много. Вопросы, предложения и замечания приветствуются.

сейчас много работ, связанных с оптимизацией для mimo и mu-mimo средствами машинного обучения. также в сетевых методах типа CoMP или NAICS есть место для машинного обучения

Сначала разрабатываются те спецификации системы, которые видны потребителю. Потом, используя их, как тех. задание, все стараются сделать максимально дешевую реализацию. Наверное есть другие подходы, другие последовательности этапов, но я в них не силен. Этап разработки архитектуры системы, а также структурных схем блоков может начаться после того, как будет ясность с алгоритмами. Но, я так понимаю, в данной ветке речь идет о какой-то простой системе, поэтому ad-hoc архитектура будет вполне рабочим решением.

нужно сконфигурировать систему так, чтобы отсчеты в интересующих вас точках появлялись быстрее. задача верификации rtl - установить функциональную эквивалентность с симулятором системы. разглядывать созвездия, полученные на этапе верификации rtl - занятие совершенно не нужное, позерство для кино и нецелевой расход ресурсов

1. Когда вы приступаете к разработке RTL, у вас уже должен быть разработан end-to-end симулятор всей системы. На этом симуляторе вы проверяете работу системы в целом при различных условиях и определяете реализационные потери при переходе на фиксированную точку. Этот симулятор будет эталоном при bit-accurate верификации rtl, т.е. симулятор системы является своего рода спецификацией при разработке RTL. Лучше, если он будет разработан на с/с++. Это обеспечит скорость работы и позволит без лицензионных ограничений запускать множество копий симулятора, задавая различные конфигурации, например, параметры канала распространения. Запускать симулятор можно в вычислительном кластере. 2. При разработке RTL вы определяете набор контрольных точек, отсчеты в которых будут сравниваться с отсчетами из симулятора системы. Разумная плотность контрольных точек позволяет идентифицировать узел, работающий неверно. Также вы можете определить контрольные точки в RTL, куда с симулятора системы можно подавать отсчеты. 3. В процессе работы над RTL вам нужно будет создать верификационный план, т.е. определить такой набор тестов - конфигураций симулятора системы и RTL, чтобы все блоки RTL были достаточно хорошо протестированы. Тесты для верификации могут быть короткими, ведь работоспособность системы вы уже проверили на симуляторе, а на этом этапе проверяете лишь фунциональную эквивалентность с++ и rtl описаний. Лучше проверять RTL в сборе. Тесты с псевдослучайными параметрами тоже должны присутствовать для улучшения покрытия 4. Вам желательно развернуть автоматизированную систему тестирования: при любом изменении в RTL или в симуляторе запускается батарея тестов и формируется отчет. Такая методика очень хорошо работает для циклостационарных алгоритмов, т.е. когда состав и/или последовательность операций над отсчетами мало зависит от значений отсчетов. Итоговая последовательность этапов разработки: - Алгоритмы и детальное исследование отдельных блоков: matlab/simulink/etc. - Система в целом, end-to-end performance, fxp, test dumps: c/c++ - RTL Соблазн, посмотрев кино, пропустить разработку симулятора безусловно высок (конечно, ведь это самый ответственный и ресурсозатратный этап), но придется ответить на вопросы, хоть бы и самому себе: - Сохраняет ли моя система работоспособность на всем множестве допустимых дестабилизирующих воздействий? Как я это проверил? - Как скажется изменение характеристик одного из блоков на показателях всей системы? Могу ли я что-нибудь упростить?

для ТС: буквально на днях NSA открыла свою ghidra это дизассемблер и декомпилятор(!), предназначавшийся для их внутреннего использования. очень крутой

6000 транзисторов, о которых вы пишете в презентации, наталкивает на мысль о полностью свернутой архитектуре для одного канала: [6{транзисторов на ff} x 32{reg width} x (16{msg scheduler} + 8{sha compressor} ) + {арифметические операции}] х {оптимизм}. Эта архитектура является априори проигрышной с точки зрения как динамического потребления, так и площади (статического потребления), удельных к вычислительной производительности. ну и конечно инвестировать в биткойн в 2019 году "в условиях современного глубокого и затяжного кризиса в криптовалютной индустрии..." - это большая отвага.

Основной принцип системного анализа и управления: давать указания допустимо лишь в случаях, когда обеспечен надлежащий контроль их выполнения. Иначе к ученой степени добавляется еще и почетное звание "порожняк".

правильно всё. плёвые дела вполне можно делегировать. зачем же этот торф самому таскать?

Почитайте письма Мартину Алексеевичу. Они как нельзя лучше прояснят ваше непонимание.

уменьшается кол-во шагов на обратном проходе

radix 4 trellis

привязываетесь к частоте и фазе выпрямленного сигнала с помощью системы фапч. ее центральная частота будет 100 Гц. каждый второй период фапч будет говорить вам, что значения исходного сигнала надо брать с обратным знаком. такая схема даст неопределенность в знаке, поскольку знак при двуполупериодном выпрямлении не сохраняется.

извлекайте и присваивайте только нужное количество бит my1 = 1 descriptor=my1[$bits(descriptor)-1:0]

Оформите нужный вам функционал (AND, OR, регистры flag и data) в отдельный модуль, а при синтезе отмените для него ungroup и cross-boundary optimization или синтезируйте получившийся модуль отдельно, а потом вставьте как black box

Вот у вас уже готово оглавление вашего диплома: Успехов.

Диплом - квалификационная работа, демонстрирующая приобретенные в процессе обучения навыки. Если вас интересует co-design, то я бы преложил вам описать модель аппаратуры периферийного устройства и интерфейс доступа к нему на SystemC/TLM, а также написать программу управления этим устройством. Затем выполнить совместную симуляцию того, как модель аппаратуры и программа управления работают друг с другом. Затем реализовать устройство на HDL, выполнить сверку и синтез для целевой арихитектуры, портировать программу управления на процессорное ядро из состава целевой арихитектуры. Если времени мало, то вместо SystemC/TLM можно взять Verilog/DPI. Таким образом вы покажете, что владеете методикой разработки сложных программно-аппаратных комплексов и способны пройти путь от модели до готовой системы на кристалле, включающей как аппаратный блок, так и программу управления.