Получить файл прошивки MAXII

[Получить файл прошивки MAXII]

ИМХО:

при удаленном программировании никак. Вы же по какому-то протоколу будете ее прошивать? А вот на это то протокол и посадят сниффер, либо осциллом "сколят". Только если будет вещь в себе (т.е. без возможности удаленной прошивки).

[Получить файл прошивки MAXII]

Насколько я понял речь идет о мониторинге линий при прошивке FPGА из внешней П3У (т.е. без прогpaмматopа и при включении питания). Так?

[ДФУ (диаграммно-формирующее устройство) на базе БПФ]

Конечно я в этом не специалист, но БПФ на первый взгляд не стал бы использовать.

По всей видимости необходимо определить фазовый набег между элементами? Зачем тогда БПФ? Считайте разницу фаз.

P.S.: Может попробовать с модели? Чтоб знать, чего ждать в результате:)

[FFT (БПФ) - отладка в железе]

1 Подавайте на вход cos и sin.

2 Частоту дискретизации берите в 4 раза выше. В общем для синусоиды, имеющей 0чень ограниченный спектр, можно выбрать почти любую:)

 

 

[Адекватность решения на ПЛИС]

2 По тряске, климатике и пр. посмотртие ГОСТы (ГОСТ РВ 20.57.306, ГОСТ РВ 20.39.304, ГОСТ РВ 20.39.302 и т.п.). Обычно методики берут оттуда.

Да, а промышленные контроллеры на какой элементной базе сделаны?

P.S.: Попытайтесь разбить вопросы по темам.

[Сравнение двух дискретных сигналов]

Теория гласит, что чем больше времени Вы анализируете сигнал, тем выше точность проводимой Вами оценки.

Хотите быстро? Можно, но точность будет невелика:)

 

P.S.: Метод наименьших квадратов и т.п. не рассматривали? Может лучше сравнивать не сигналы, а их основные параметры? Амплитуду, частоту и т.п.?

[Коллеги, куда двигаться дальше по ПЛИС?]

"немного запутались в развитии"?

Начните работать, хватит просто учиться:) Начните работать (и учиться, ставя перед собой реальные задачи).

 

P.S.: Да, и жену добавьте:) 2krux: +1

[Как аппаратно победить "мерцание" компаратора?]

Фильтр не поможет?

[Проблема преобразователя частоты на Verilog для кита Altera DE1]

1 Приложил (заодно вопрос к гуру, может есть что некорректное)

2 C помощью PLL

3 Попросите коллег реализовать на схематике, поймите идею, реализуйте ее в языке:)

 

Удачи!

 

P.S.: Преобразователь частоты немного не то. Правильнее говорить о делителе частоты.

divN.v

[IMPACT определяет много неизвестных устройств]

У меня было нечто в этом роде с "больным" программатором... Попробуйте поменять.

[FPGA, MCU, SoC]

На мой взгляд чайника, разница в архитектуре:

FPGA - пользовательская, все временные диаграммы контроллирует пользователь (разработчик). Время компиляции - большое.

MCU - готовая, пользователь (разработчик) работает только с логикой программы, не контроллируя корректность работы временных диаграмм. Время компиляции - небольшое.

SoC - гибрид первых двух.

 

[Программирование Altera epm9320?]

О какой версии Quаrtus-a Вы говорите? Мне кажется надо просто воспользоваться более ранней версией.

P.S.: 5-ая версия точно поддерживает.

[Altium Quartus Path]

Попробуйте просто скопировать установленный 12-й квартус с другого компьютера.

С ранними версиями работало.

 

[sqrt]

Тут уже много рекомендаций:)

Если ни одна не устроит, то была где-то древняя реализация на АHDL. Если нужно, пишите в личку, поищу.

[Как поживают ПЛИС?]

Доучиваюсь в универе, было распределение.

 

Не много не в тему: а что за ВУЗ то, в котором есть распределение?

[Как создать модуль с переменным кол-вом портов?]

Для этого обычно используют скриптовые языки:)

[Аналог virtex-7]

2Джеймс:

аналог Virtex-7 уже внесен "Ростехнологиями" в 120 летний план развития отчественной электроники.

А можно поподробнее? Где можно посмотреть такой план? Или это шутка?

[Как отсеять явно неверное значение измерения?]

автору темы:

1 узнать причину появления и устранить

2 использовать статистические методы, то есть отсеивать все отсчеты, не укладывающиеся в требуемый Вам диапазон гистограммы.

3 посмотреть советы выше и (или) ниже:)

[Аналог virtex-7]

2Pruanichek:

Отпишитесь пожалуйста, если найдете.

[Цифровой фильтр на ПЛИС]

Matlab видел только на семинаре, извините:)

Но там есть пара кнопок: типа перевода алгоритма в целочисленный код. Только чтобы там все заработало, надо предварительно погонять на моделях матлаба и убедиться, что переполнения в этом случае не возникает.

Да, вот Вам совет: отключите АЦП, сделайте синусоиду внутри ПЛИС и подайте на ЦАП. Избавившись от одной неизвестной величины, проще настраивать дальше. Убедитесь что сигнал на выходе синус. В общем поработайте пока тольно с ЦАП.

Удачи!

 

P.S.: Думаю что ошибка всё-таки в разных представлениях данных. Посмотрите в каком коде работают ЦАП и АЦП: что соответствует кодам: все нули, все единицы и т.п.

[Цифровой фильтр на ПЛИС]

Как много рисунков!:)

Как вариант:

1 может не учитываете знаковое/беззнаковое представление чисел?

2 Фильтр целочисленный? Ошибки округления исключены?

 

P.S.: Может для начала попробовать реализовать FIR?

[Помогите разобраться с case на VHDL]

2maxics:

Я Вам привел пример своего кода, в котором для оеализации необходимого Вам требования приведена функция conv_integer. Это ключевая подсказка. В понедельник переработаю Ваш код, взяв за основу свой пример. Время терпит?

 

P.S.: "Повторю вопрос. Какой тип данных при этом должны иметь: a,b,c,d, и sel?". объявляете их как std_logic, затем используете conv_integer для дешифрации. Помощь Вам не очевидна?

P.P.S.: Обратное преобразование по моему что-то вроде conv_std_logic_vector (если не ошибаюсь).

[Помогите разобраться с case на VHDL]

Возьмите за основу код (см. ниже) и подправьте под свои нужды.

 

library IEEE;

use IEEE.std_logic_1164.all;

 

entity rdmux16x8 is

port (

EN : in std_logic;

I0 : in std_logic_vector(15 downto 0);

I1 : in std_logic_vector(15 downto 0);

I2 : in std_logic_vector(15 downto 0);

I3 : in std_logic_vector(15 downto 0);

I4 : in std_logic_vector(15 downto 0);

I5 : in std_logic_vector(15 downto 0);

I6 : in std_logic_vector(15 downto 0);

I7 : in std_logic_vector(15 downto 0);

S : in std_logic_vector(2 downto 0);

O : out std_logic_vector(15 downto 0)

);

end entity;

 

--}} End of automatically maintained section

 

library IEEE;

use IEEE.std_logic_unsigned.all;

 

architecture rdmux16x8_arch of rdmux16x8 is

constant NON_ACTIVE : std_logic_vector(15 downto 0) := (others => '0');

 

begin

 

process (S, EN, I0, I1, I2, I3, I4, I5, I6, I7)

begin

if EN = '0' then

O <= NON_ACTIVE;

else

case CONV_INTEGER(S) is

when 0 => O <= I0;

when 1 => O <= I1;

when 2 => O <= I2;

when 3 => O <= I3;

when 4 => O <= I4;

when 5 => O <= I5;

when 6 => O <= I6;

when 7 => O <= I7;

when others => O <= NON_ACTIVE;

end case;

end if;

end process;

 

end rdmux16x8_arch;

 

[Разработка под раритетный Spartan XCS30]

Необходимо разработать прошивку под старинный Spartan XCS30-. Возникли трудности со средой разработки. не получается "оживить" Xilinx Spartan 4k 4.2, Xilinx Foundation 2.1, Leonardo.. Может кто-нибудь помочь? Спасибо.

Это коммерческое предложение? ТЗ в студию пожалуйста. Наверное еже есть и схема и протокол обмена/поведения устройства?

 

P.S.: Надо будет менять микросхему? Купить то можно еще такие?

[Местa проведения семинаров?]

Уважавемая администрация форума, при проведении рассылок о проведении различного рода семинаров по тематике данного форума, прошу рассмотреть необходимость обязательного указания места и времени проведения (хотя бы места).

Например в следующем тексте:

 

"Мы рады предоставить Вашему вниманию информационную рассылку ELECTRONIX.ru:

---------------------------------------------------------------------------------------------

Перезагрузите свое представление о современной системе на кристалле!

Посетите Altera SoC FPGA семинар.

Новейшее решение SoC FPGA – с аппаратным ядром ARM Cortex-A9 и массивом программируемой логики новейшего поколения по технологии 28нм открывает новые возможности для встраиваемых решений.

Гибкость программируемой логики, параллельность исполнения, реконфигурируемость, вместе с широко-распространенным ядром от ARM – новый взгляд на архитектуру системы на кристалле.

Прекрасная интеграция - снижение энергопотребления, площади, цены, времени разработки и выхода на рынок!

Описание семинара:

На семинаре будет представлена самая последняя информация о SoC FPGA – архитектуре, модулях системы, взаимодействии АРМ-ПЛИС, маршруте и средствах разработки, отладочных средствах, операционных системах и вопросах разработки ПО. Будет проведена лабораторная работа в среде Qsys по созданию и настройке системы на кристалле на базе SoC FPGA.

После семинара вы сможете:

- Построить свою систему на кристалле используя ПО Qsys от Altera.

- Оценить гибкость и конкурентные преимущества SoC FPGA.

Также Вы получите информацию о средствах разработки, OS и маршруте проектирования SoC FPGA.

Предполагается рассмотреть возможности SoC FPGA по выполнению задач в реальном времени, AMP, SMP.

Рассматриваемые вопросы:

- Обзор SOC

- HPS порты ВВ

- Настройка портов ВВ - Scan manager

- Диспетчер системы - System manager

- Мосты HPS - FPGA

- Отладка взаимодействия FPGA – HPS

- Диспетчер тактирования

- Диспетчер сброса

- Диспетчер ПЛИС - FPGA manager

- Контроллер памяти

- Маршрут проектирования

- Среда разработки и системной интеграции

- Средства разработки и отладки

- OS и разработка ПО

- Приложения, вопросы реального времени, AMP, SMP

Участие в семинаре бесплатное.

Требуется предварительная регистрация.

Докладчик – Висторовский Антон, инженер по применению Altera EBV Elektronik

Просьба присылать заявки на регистрацию по след. адресу – [email protected]

Контактный телефон - +7 495 7303170"

 

этого обнаружить не удалось.

 

Заранее спасибо за рассмотрение моей просьбы!

С уважением,

Евгений