Bad0512

Добавлю немного в тему вопроса. Иногда бывают случаи, когда разные инстансы модуля после синтеза используют одни и те же низкоуровневые примитивы (так, например, часто бывает с блочной памятью). Из-за этого может возникатиь путаница в голове, однако это не баг, а особенности синтеза.

бит в байте.

Я уже точно не помню где какой порядок - у разных производителей может быть по-разному. Просто поменяйте на обратный, программисту на 5 минут работы тут.

Причин может быть много, например : 1. Ноги, определяющие режим загрузки, выставлены неверно. Не знаю как у воронежа, у Xilinx подобный режим называется slave serial. 2. Как уже говорили, порядок бит в байте у вас неверный. Проще поменять порядок и проверить чем гадать правильно или нет. 3. Начинаете дергать клоком до того, как нога Status встала в единицу. 4. Где-то в памяти МК у вас битстрим немного бьётся, как результат - не проходит проверка CRC. и так далее...

Неизбежный дребезг как побеждать будете в этом случае?

Без перехода на внутренний клок получится унылое асинхронное говнище, которое будет нестабильно работать из-за дребезга и периодически залипать наглухо по причине того, что клок SCK присутствует только в момент передачи данных, а паузах может и вообще отсутствовать.

на передачу вообще на любой почти частоте можно сделать легко. Тут речь идёт за slave, то есть надо сделать приёмник, соответственно надо переложить всё на внутренний клок заведомо более быстрый (ну хотя бы в 3 раза быстрее) чтобы не потерять фронты.

Вот тут уже включаем голову и применяем системный подход. После беглого анализа понимаем что 90МГц SPI и дохленький чип ПЛИС как-то между собой не коррелируют. И решаем либо частоту SPI понизить, либо решить проблему сменой ПЛИС (дохленький цинк с аппаратной поддрежкой SPI в PS вполне прокатит, кстати). P.S. А по поводу "не используют" скажу так. Эти люди иногда такое унылое говно используют, что становится страшно за будущее нашей оборонки. Из примеров - преобразователь электрика-оптика-электрика на скорости до 100 мегабит на цинке 7030. Как вам такое, Илон Маск?

нарезал бы всё внутренним 400 МГц клоком и жил бы припеваючи. :))

Ольга, вы очевидно в HR службе трудитесь? Требования у вас, мягко говоря, странные. Судя по тому что вы хотите от соискателя - тут микс из 4-5 разных профессий. И при этом всего 120к до уплаты налогов? Ну то есть реально 120к * 0.87 = 104400. За еду практически получается... Для дефолтсити это как минимум несерьёзно. Либо денег надо платить раза в два больше (человек, который уверенно владеет всем, что вы перечислили, реально стОит на рынке таких денег), либо требования снижать.

Думаю дело тут не в дешевизне инженеров (подозреваю, что в Индии или Китая они также не дорогие). Дело в качестве полученного продукта. Задачи бывают разные. Есть задачи типа "сделайте мне по-быстрому реализацию вот этого хитрого алгоритма, надо понять как это будет работать в реальном времени, пофиг на деньги и ресурс - это испытательный стенд". Тут Матлаб и десяток студентов очень даже в тему. А есть задачи типа "реализуйте вот этот вот известный алгоритм, надо сделать всё на 10% дешевле чем у конкурентов". Тут уже визарды не прокаттят, надо думать, оптимизировать, ускорять. Без нормального HDL описания сделать это ой как проблематично.

Насколько я понял, Альтиум может принимать аллегровские файлы только если они в ASCII формате. В противном случае (файлы в бинарном формате) для импорта ему необходимо указать путь на установленную Аллегру. Он там берёт какие-то файлы (может дллки, хз.).

Неправильно. Синтезатор может быть сторонний. Пример - Sinplify, менторовский синтезатор и другие. Процессы Map , Place & Route - всегда от вендора чипа, связано с некоторыми коммерческими секретами архитектуры. Есть даже производители ПЛИС, у которых вообще нет своего синтезатора.

Скорее всего у вас gated clock, то есть вы тупо поделили клок на счётчикеи пытаетесь им что-то тактировать. Это неправильно и чревато кучей разного геморроя. Пролььзуйте вместо этого ваш 10МГц клок и clock enable. Либо делайте клок по-нормальному, с помощью PLL.

Строчка "fo=50129" вас не настораживает? Я бы уменьшил fanout директивами синтезатора типа syn_max_fan и тому подобных. В принципе это можно сделать и не влезая в исходники. Лишь правя кострейны.

Не требует, по крайней мере у Xilinx. Проблема с инверсным клоком в другом - в два раза ухудшается времянка при переходах с логики, тактируемой прямым и инверсным клоком соответственно. Ну и дурной тон конечно, это да.

Я конечно дико извиняюсь, но чем вас не устраивает механизм multichannel?

ИМХО без "этого" не получится у вас ничего. Как Альтиум узнает какие компоненты в повторяющихся кусках являются тождественными? Глубокий анализ вашей схемы? Вы слишком многого от этого софта хотите...

В общем, это был какой-то плавающий глюк. После шаманства с запуском разных версий Альтиума (17,18,19), лазаньем в системные настройки десятичного разделителя всё стало на свои места.

Глупый вопрос - а как попасть в Component Editor? Я пытался внести изменения через SHLIB List editor, и там имел вышеописанную проблему. З Ы Разобрался с глупым вопросом. Этот способ не позволяет изменять параметры у сразу большого числа ног. Только вручную для каждой кокретной ноги. Это очень утомительно и чревато ошибками.

Всем привет, Имею следующую неприятность. Есть задача модифицировать имеющиеся схемные символы (в моём случае это Xilinx ZYNQ) таким образом, чтобы они учитывали время распространения сигнала в корпусе данной микросхемы (для разных корпусов - разные цифры, значения задержек можно выцепить из Вивады). Так вот, при задании этой задержки (pin-package length) вручную в пропертях каждого конкретного пина все значения заносятся корректно. Но при использовании SCHLIB list editor значения округляются до одного миллиметра, что не есть хорошо. При чём даже не округляются, а тупо отбрасывается дробная часть, что совсем печально. Это не зависит от способа ввода в List редакторе, вручную либо cut&paste из Экселя. Как бы эту проблему порешать или хотя бы обойти? Набивать вручную в пропертях каждого пина - не вариант, пинов много, легко ошибку допустить...

Вообще обычно такие бинарники собираются с помощью imPact. никогда не делал таких вещей через командную строку.

In a serial daisy chain, the configuration clock is typically provided by the most upstream device in Master Serial mode. All other devices are set for Slave Serial mode. Figure 9-1 illustrates this configuration. Это соблюдается? стр 133 ug380 v2.2

Вы как ребёнок, ей богу... Это - наша бандитская страна. Тут за пдфки на ворованные у буржуев чипы требуют нехилые деньги. Ввиду того, что чипы ворованные они не поддерживаются официально альтеровским софтом и именно поэтому кругом такая секретность. Вам шашечки или ехать? Если ехать то ставьте альтеру или зайлинкс, и будет вам гарантированная частотка и за каждый параметр в даташите производитель ответит. Если поиграть в игры с начальниками-дебилами про "импортозамещение" - ставьте воронежские поделки и насилуйте свой мозг бесконечно. З Ы Сорри за офтоп - накипело малость...

Проверьте ключи библиотеки XilFlash в BSP - совпадают лт они для BSP разных версий.