MurrVK

Доброго дня. Разбираюсь с сабжем, у меня есть блютуз модуль, который я подключил по RS232 и который поддерживает протоколы RFCOMM, L2CAP, SDP и профайл SPP. Хочу я помощью этого модуля передать допустим картинку на мобильный телефон. Что собственно говоря мне для этого надо? Вообще если честно не понимаю последовательности работы с модулем. Общаюсь с ним с помощью АТ комманд, могу даже просканировать местность на наличие других устройств и приконнектиться к ним, а что дальше делать непонятно. Нашел схемку стэка протокола, что-то вроде AT-комманды -> RFCOMM -> L2CAP -> и далее. Только нет мыслей, как это реализовывается по кому с моим модулем. Огромная просьба к гуру по блютузу - потыкать мордой в какую-нить инфу по этому поводу или объяснить, как оно должно работать. Всем заранее большое спасибо :a14:

Доброго всем времени суток. Решил поиграться с блютузом, думаю купить модуль ESD110 от SENA для тренировки. Хотел бы знать - работал с этим модулем уже кто-нибудь и какие плюсы и минусы моего выбора(в общем понравился ли модуль тем, кто с ним работал, если нет, то почему:)? Заранее всем признателен за ответы :a14:

Доброго времени суток всем. Устанавливаю сейчас Quartus 7.0 под Линукс Debian Etch. Скачал, установил. Подправил файлы - linux/quartus, linux/quartus_sh, libsys_cpt.so, linux64/libsys_cpt.so. Использовал файл лицензии (см. ниже), в котором заменил hostid разумеется на свой. Но к сожалению все безрезультатно. Квартус ругается на лицензию, в диалоге license setup видит все функции, прописанные в моем файле лицензии, но при этом пишет, что не найден не HOST ID type, ни HOST ID value, ни license type. ifconfig пишет: eth0 Link encap:Ethernet HWaddr 00:02:44:8F:EE:65 inet addr:192.168.0.30 Bcast:192.168.0.255 Mask:255.255.255.0 UP BROADCAST RUNNING MULTICAST MTU:1500 Metric:1 RX packets:10 errors:0 dropped:0 overruns:0 frame:0 TX packets:31 errors:0 dropped:0 overruns:0 carrier:0 collisions:0 txqueuelen:1000 RX bytes:1267 (1.2 KiB) TX bytes:3086 (3.0 KiB) Interrupt:177 Base address:0xe800 lo Link encap:Local Loopback inet addr:127.0.0.1 Mask:255.0.0.0 UP LOOPBACK RUNNING MTU:16436 Metric:1 RX packets:107 errors:0 dropped:0 overruns:0 frame:0 TX packets:107 errors:0 dropped:0 overruns:0 carrier:0 collisions:0 txqueuelen:0 RX bytes:22925 (22.3 KiB) TX bytes:22925 (22.3 KiB) Вроде тоже все нормально. Так что собственно говоря я делаю не правильно, подскажите плз

Да, я погарячился, в моей записи действительно какие-то проблемы. Попробую разобраться.

А почему бы не так: module MBusMux4 #(parameter P_Width = 1, B_Count = 4, Sel_Bus_Width = 2) ( input [P_Width-1:0] in[B_Count - 1: 0], output [P_Width-1:0] out, input [Sel_Bus_Width - 1:0] sel ); assign out = in[sel]; endmodule Я примерно такое в Квартусе делал - кушало даже без предупреждений.

А где именно на Украине? У меня есть книжка по QuartusII. Она правда по пятому, но по большому счету нет особой разницы. Азы работы вы освоите, а дальше оттачивать мастерство нажатием на F1. Мне эта книга уже не нужна, если вы из Днепра могу вам ее передать.

Лучше учите и то и другое(Verilog & VHDL), неважно в какой последовательности. Потом сами решите, какой язык для вас лучше. Так или иначе понимать надо оба этих языка, так как проектов сделано много как на одном, так и на другом языке.

Попробуйте для начала вот тут - www.google.com. Информации по RS-232 даже не море, а океан целый. И вообще совет Вам, как начинающему - почаще юзайте сайт указанный выше.

Гы, такое уже было помню с Квартусом 6.0. с сервис паком первым если не ошибаюсь, тогда кроме циклонов еще и ацексы не конфигурировались. Неужели Альтера наступает на одни и те же грабли?

:blink: :blink: :blink: Кто-то тут явно плохо читал мануалы. Если у вас такое получится, надо будет всем электрониксом скинуться и памятник вам поставить. Кроме шуток, если б вы изучили получше архитектуру плисины, то поняли бы, какую глупость написали.

Вопрос немного не в тему - люди, где вы вообще достали Quartus для Линуха, скажите плз, мне по роду службы надо работать в Линух и перспектива постоянно использовать виртуальную машину для запуска Quartus меня совсем не прет. Искал я у нас на фтп его, но не нашел, может плохо искал, ткните плз пальцем, если не сложно :) Или если есть такая возможность - залейте на наш фтп, буду премного благодарен.

Хотел бы немного поделиться своим опытом работы с шестым Квартусом и спросить мнение людей работавших с ним. По началу вроде бы все работало даже неплохо - установил его, крякнул, скомпилировал простенький проект, запустил - все работает. Потом начал замечать странные вещи в симуляторе (??). Не знаю виноват ли был симулятор в этом, но запустил я на проверку проект, моделирование в квартусе показало, что интерфейсная корка написанная мной не работает. Первым делом стал проверять работу конечного автомата, вывел на выход регистр состояний КА и... о чудо - корка заработала в симуляторе =)) Зарэмил (пишу я в Верилоге) строчки, где объявляю регистр состояний КА как выход, перекомпилировал - опять не работает. Ладно, зашил проект в железо, запустил на тест. Поначалу все работает, данные передаются между двумя микрухами, но через некоторое время передача прекращается, причем виснет именно плисина с моей коркой. Происходит это все почему-то именно на 36 транзакции (о_О), микросхема устанавливает сигнал готоности, после чего плис должен снять свой сигнал готовности, но этого не происходит. Мне посоветовали поставить SP1, поставил - вот тут то и началось самое интересное - плис перестал конфигурироваться. Черт меня дернул напаять кое-какие светодиоды, резисторы и проводки на плату, я после того как плисина перестала конфигурироваться первым делом начал грешить на изменения на плате. Два дня у меня ушло на то, что я проверял все дорожки, смотрел осциллографом, что там на них происходит, заменил плис, прыгал с бубном короче вокруг своей платы. Перепроверив все и уже будучи на грани безумия решил перекомпилировать проект в Квартусе 5.1 и прошить плис еще раз. Каково же было мое удивление когда все снова заработало. Потом еще раз повторил опыт и убедился, что Квартус 6-ой генерит битый pof, в них уже содержится ошибка, которую фиксирует плисина и требует повторной переконфигурации. С sof-ом вроде все в порядке, таки удалось сконфигурировать плис с его помощью. Господа, честно говоря я в шоке!!! Я такого еще не встречал, я теперь вообще начал с опаской относиться к компиляторам, а особенно к сервис пакам к ним, у меня нет уверенности теперь, компилируют ли они то, что мне надо =)). Ага, надо бы сказать, что у меня плисина Ацекс EP1K100C208-3, конфигурирую я пзушкой EPC2. Если у вас есть какие-либо соображения по вышенаписанному или у вас были подобные проблемы, напишите пожалуйста, хотелось бы знать какие еще подводные камни есть в арсенале шестого =).

Немного поофтоплю :). У нас в городе аналогичные курсы проводит одна фирма, диллер Xilinx. Курсы вроде как назывались разработка цифровой апартуры с помощью ВХДЛ, проводились лабораторные работы. Но ИМХО: был разочарован, так как не почерпнул из этих курсов ничего нового, потому как они сводились к описанию языка ВХДЛ и объяснению, как проект написанный на ВХДЛ синтезировать в ИСЕ. К тому времени это я уже изучил самостоятельно, всю инфу по этому вопросу несложно найти в инете, да или прочитать в том же хелпе. Слава богу для меня, как для студента, эти курсы были бесплатны. Но я бы советовал хорошо подумать людям которые собираются выкладывать немалые деньги за подобное обучение.

Если вы используете Циклоны или Стратиксы, можно извратиться следующим образом - с помощью атрибут синтеза описать ваш регистр как память плиса и проинициализировать его *.mif файлом. Это будет выглядеть примерно следующим образом: reg [3:0] data /* synthesis ramstyle = "M4K" ram_init_file = "my_init_file.mif" */;

Ув. iMiKE, а вы знаете, почему сейчас програмисты не пишут программы на машинном коде, а выюирают Си или ассемблер на худой конец? Я думаю наверняка догадываетесь. С труф тэйблами аналогичная ситуация. Если большая таблица, заеётесь единицы-нолики вбивать, при этом вероятность ошибки будет неизмеримо больше, я уже не говрю про отладку такой конструкции, которая в принципе лишена смысловой нагрузки так же как и машинный код.

:cheers: iMiKE какова была цель созданнго вами топа я не очень понял, явить миру вымершего динозавра? :) Язык сразу видно спецефический, и мне врядли захочется тратить время на изучение его семантики, хотяб по той простой причине, что наиболее распространенные языки ХДЛ сейчас - Верилог и ВХДЛ. По ним больше всего литературы, на них написано больше всего IP корок. В первую очередь специалист данной области должен знать эти два языка, а все остальное - от лукавого. В начале 80-х, когда появились т.н. СБИС, возникла необходимость в новых средствах проектирования интегральных схем. В это время было создано несколько десятков ХДЛ из которых к нашему времени выжил только ВХДЛ. Может быть нам покопаться в архивах исследовательских институтов и выучить их? История сама отсеяла наиболее универсальные и удобные средства проектирования. Лучше б вы для дипломной работы выбрали какой-нибудь интересный проект на ПЛИС, чем описание какого-то странного и непонятного языка. Вам было бы от этого больше пользы. В приведенном вами примере я не увидел ничего сверхъестественного, что моголо бы привлечь мое внимание или вызвать симпатию к данному языку. Скорее наоборот. Это жуткое описание КА, ничего страшнее я еще не видел. А особенности, боже вы хоть бы смотрели, что пишете: Я думал описание логических выражений, это особенность любого языка программирования, не говоря уже о ХДЛ. Таблицы истинности? Черт, а не для того ли я учил дискретную математику, чтоб заменять все эти таблицы истенности лаконичным описанием одной единственной функцией? Это уже не зависит от языка, компилятор может это сделать и с нарисованной схемкой. Вот это я вообще не понимаю, так как тогда предлагаете симулировать модели на вашем языке? Вы предлогаете писать на асемблере вместо Си? Вы перед этим читали вообще про ВХДЛ и Верилог, они умеют тоже самое. Давайте поспорим, что Верилог и ВХДЛ поддерживаются Кзайлинксом ничуть не хуже. Ужос :blink:, никогда не думал что ввод нулей и едениц в таблицы истинности это просто и приятно. В заключение хотелось бы добавить - абсолютно неважно на каком языке написано ядро, самое главное, чтоб оно было хорошо спроектировано, а язык - это уже просто инструмент с помощью которого мы доводим свою задумку до компьютера. Если человек не понимает, что такое триггер, то никакой язык программирования ему не поможет. З.Ы. Интересно, что по этому поводу скажет des00 :)

А вам не кажется, что это проверяется в Квартусе или другом синтезаторе минут за десять максимум(это если медленная машина). Там не только можно увидеть хватит ли Ацекса для этого дела, но и посмотреть, сколько альтеровских логических элементов это дело будет занимать.

Для выделения области памяти в Квартусе существует два способа: 1) С помощью атрибут синтеза указать, что данный регистр должен быть отображен, как память. например reg [7:0] mem[15:0] /*synthesis ram_stile = "M4K"*/. Но это работает только для Циклонов и Стратиксов. С Ацексами почему-то не получилось у меня так сделать. 2) Использование библиотечных компонентов типа lpm_ram и иже с ним. Работает для всех кристаллов, у которых на борту есть память. Лучше почитайте подробнее хелп, ключевые слова - "Verilog HDL synthesis attributes", megafunctions, lpm. Там все подробно расписано. Тут был топ, люди как-то описывали на ВХДЛ память, без атрибутов и мегафункций и Квартус синтезировал эту память как встроеную память :). Но у мя на Верилоге такого не получалось. А какие у вас трудности с умножением на коэффицент, не совсем понял?

Доброго всем времни суток. Пытаюсь реализовать DMA c усторойством на PCI. Честно говоря абсолютно не понятно, как ПДП организован в PCI. Не могу найти нормальных описаний протоколов PC/PCI & DDMA. Так же непонятки с драйверами к этому всему под Линух. LDD добавило еще больше вопросов чем ответов :blink: . У кого есть подробное описание всего вышеперечисленного, прошу поделиться( на фтп тоже не нашел ничего полезного, на 800-ах страницах PCI system architecture это даже не упоминается). И еще вопрос: обязательно ли мое устройство, с которым планируется обмен данными ПДП, должно быть мастером? Можно ли каким-то образом дать команду хосту к инициализации передачи данных по DMA? За любую инфу заранее спасибо.

Мой Квартус симулирует этот код module Test4( data_in, data_out, we, clk, reset); input clk; input reset; input [15:0] data_in; inout [15:0] data_out; input we; reg [15:0] data_latch; assign data_out[15:0]=we?(16'bz):data_latch[15:0]; always@(posedge clk or negedge reset) if(!reset) data_latch<=0; else data_latch<=data_in; endmodule без всяких ворнингов, просто замечательно. Вы вообще в чем симулируете?

Гм, не поленился, промоделировал у ся. Хотя ошибка в этом примере очевидна - we должен быть input. Как еще такое синтезатор ваш смог компилировать? :blink: Может я чего-то не понимаю? А в скобках we=0 это что такое? Компилятор такие записи не понимает :)

2lexuspb Я так понимаю присвоение идет в блоках always, а внутри этих блоков разрешно присвоение переменным только типа reg, то есть памяти а не провода :). Такое вот правило :) :bb-offtopic: 2des00. Огромная к вам просьба быть немного терпимее к участникам форума, в частности к новичкам. Я конечно понимаю, что за вашими плечами возможно горы опыта, но это не дает вам права выражаться в такой жесткой форме по отношению к другим людям. Всем своейственно быть невнимательными и делать ошибки, не стоит к сильно придираться (особенно к словам ;)), лучше помогите советом и наставте на путь истинный. Как замечательно сказал Березовский - "Умные учатся на своих ошибках, дураки вообще не учатся" :). Сорри за :bb-offtopic:

Еще один интересный момент: в моем проекте описано 17 констант, каждая из них представляет собой матрицу 6х8(итого 816 бит :)). При компеляции проект занимает очень много пространства( кристалл Ацекс1К) - 33%, хотя сам проект не очень большой. Скорее всего для представления этих констант Квартус использует внутренние триггера плиса. А можно ли не переписывая много кода сделать так, чтоб при конфигурации плиса все эти константы записывались в память на борту Ацекса? Исходники прилагаются :) LCD_con.txt LCD_inf.txt

Большое спасибо за предложенную помощь, но я уже сам справился :) :cheers:

Я думаю, вам будет полезно почитать этот pdf, раздел VHDL SRAM Design. Там и пример должен быть, но по моему асинхронной памяти. Удачи :) vhdl__.pdf