dlsh

программа установлена в директорию D:\Programs\altera\Q10.1\modelsim_ae\ $MODELTECH - такой переменной нет, а куда её указать? А что такое скомпилены, можно чуть по подробней.

; Copyright 1991-2009 Mentor Graphics Corporation ; ; All Rights Reserved. ; ; THIS WORK CONTAINS TRADE SECRET AND PROPRIETARY INFORMATION WHICH IS THE PROPERTY OF ; MENTOR GRAPHICS CORPORATION OR ITS LICENSORS AND IS SUBJECT TO LICENSE TERMS. ; [Library] std = $MODEL_TECH/../std ieee = $MODEL_TECH/../ieee verilog = $MODEL_TECH/../verilog vital2000 = $MODEL_TECH/../vital2000 std_developerskit = $MODEL_TECH/../std_developerskit synopsys = $MODEL_TECH/../synopsys modelsim_lib = $MODEL_TECH/../modelsim_lib sv_std = $MODEL_TECH/../sv_std ; Altera Primitive libraries ; ; VHDL Section ; altera_mf = $MODEL_TECH/../altera/vhdl/altera_mf altera = $MODEL_TECH/../altera/vhdl/altera altera_lnsim = $MODEL_TECH/../altera/vhdl/altera_lnsim lpm = $MODEL_TECH/../altera/vhdl/220model 220model = $MODEL_TECH/../altera/vhdl/220model max = $MODEL_TECH/../altera/vhdl/max maxii = $MODEL_TECH/../altera/vhdl/maxii maxv = $MODEL_TECH/../altera/vhdl/maxv stratix = $MODEL_TECH/../altera/vhdl/stratix stratixii = $MODEL_TECH/../altera/vhdl/stratixii stratixiigx = $MODEL_TECH/../altera/vhdl/stratixiigx hardcopyii = $MODEL_TECH/../altera/vhdl/hardcopyii hardcopyiii = $MODEL_TECH/../altera/vhdl/hardcopyiii hardcopyiv = $MODEL_TECH/../altera/vhdl/hardcopyiv cyclone = $MODEL_TECH/../altera/vhdl/cyclone cycloneii = $MODEL_TECH/../altera/vhdl/cycloneii cycloneiii = $MODEL_TECH/../altera/vhdl/cycloneiii cycloneiiils = $MODEL_TECH/../altera/vhdl/cycloneiiils sgate = $MODEL_TECH/../altera/vhdl/sgate stratixgx = $MODEL_TECH/../altera/vhdl/stratixgx altgxb = $MODEL_TECH/../altera/vhdl/altgxb stratixgx_gxb = $MODEL_TECH/../altera/vhdl/stratixgx_gxb stratixiigx_hssi = $MODEL_TECH/../altera/vhdl/stratixiigx_hssi arriagx_hssi = $MODEL_TECH/../altera/vhdl/arriagx_hssi arriaii = $MODEL_TECH/../altera/vhdl/arriaii arriaii_hssi = $MODEL_TECH/../altera/vhdl/arriaii_hssi arriaii_pcie_hip = $MODEL_TECH/../altera/vhdl/arriaii_pcie_hip arriaiigz = $MODEL_TECH/../altera/vhdl/arriaiigz arriaiigz_hssi = $MODEL_TECH/../altera/vhdl/arriaiigz_hssi arriaiigz_pcie_hip = $MODEL_TECH/../altera/vhdl/arriaiigz_pcie_hip arriagx = $MODEL_TECH/../altera/vhdl/arriagx altgxb_lib = $MODEL_TECH/../altera/vhdl/altgxb stratixiv = $MODEL_TECH/../altera/vhdl/stratixiv stratixiv_hssi = $MODEL_TECH/../altera/vhdl/stratixiv_hssi stratixiv_pcie_hip = $MODEL_TECH/../altera/vhdl/stratixiv_pcie_hip cycloneiv = $MODEL_TECH/../altera/vhdl/cycloneiv cycloneiv_hssi = $MODEL_TECH/../altera/vhdl/cycloneiv_hssi cycloneiv_pcie_hip = $MODEL_TECH/../altera/vhdl/cycloneiv_pcie_hip cycloneive = $MODEL_TECH/../altera/vhdl/cycloneive hardcopyiv_hssi = $MODEL_TECH/../altera/vhdl/hardcopyiv_hssi hardcopyiv_pcie_hip = $MODEL_TECH/../altera/vhdl/hardcopyiv_pcie_hip stratixv = $MODEL_TECH/../altera/vhdl/stratixv stratixv_hssi = $MODEL_TECH/../altera/vhdl/stratixv_hssi stratixv_pcie_hip = $MODEL_TECH/../altera/vhdl/stratixv_pcie_hip ; ; Verilog Section ; altera_mf_ver = $MODEL_TECH/../altera/verilog/altera_mf altera_ver = $MODEL_TECH/../altera/verilog/altera altera_lnsim_ver = $MODEL_TECH/../altera/verilog/altera_lnsim lpm_ver = $MODEL_TECH/../altera/verilog/220model 220model_ver = $MODEL_TECH/../altera/verilog/220model max_ver = $MODEL_TECH/../altera/verilog/max maxii_ver = $MODEL_TECH/../altera/verilog/maxii maxv_ver = $MODEL_TECH/../altera/verilog/maxv stratix_ver = $MODEL_TECH/../altera/verilog/stratix stratixii_ver = $MODEL_TECH/../altera/verilog/stratixii stratixiigx_ver = $MODEL_TECH/../altera/verilog/stratixiigx arriagx_ver = $MODEL_TECH/../altera/verilog/arriagx hardcopyii_ver = $MODEL_TECH/../altera/verilog/hardcopyii hardcopyiii_ver = $MODEL_TECH/../altera/verilog/hardcopyiii hardcopyiv_ver = $MODEL_TECH/../altera/verilog/hardcopyiv cyclone_ver = $MODEL_TECH/../altera/verilog/cyclone cycloneii_ver = $MODEL_TECH/../altera/verilog/cycloneii cycloneiii_ver = $MODEL_TECH/../altera/verilog/cycloneiii cycloneiiils_ver = $MODEL_TECH/../altera/verilog/cycloneiiils sgate_ver = $MODEL_TECH/../altera/verilog/sgate stratixgx_ver = $MODEL_TECH/../altera/verilog/stratixgx altgxb_ver = $MODEL_TECH/../altera/verilog/altgxb stratixgx_gxb_ver = $MODEL_TECH/../altera/verilog/stratixgx_gxb stratixiigx_hssi_ver = $MODEL_TECH/../altera/verilog/stratixiigx_hssi arriagx_hssi_ver = $MODEL_TECH/../altera/verilog/arriagx_hssi arriaii_ver = $MODEL_TECH/../altera/verilog/arriaii arriaii_hssi_ver = $MODEL_TECH/../altera/verilog/arriaii_hssi arriaii_pcie_hip_ver = $MODEL_TECH/../altera/verilog/arriaii_pcie_hip arriaiigz_ver = $MODEL_TECH/../altera/verilog/arriaiigz arriaiigz_hssi_ver = $MODEL_TECH/../altera/verilog/arriaiigz_hssi arriaiigz_pcie_hip_ver = $MODEL_TECH/../altera/verilog/arriaiigz_pcie_hip stratixiii_ver = $MODEL_TECH/../altera/verilog/stratixiii stratixiii = $MODEL_TECH/../altera/vhdl/stratixiii stratixiv_ver = $MODEL_TECH/../altera/verilog/stratixiv stratixiv_hssi_ver = $MODEL_TECH/../altera/verilog/stratixiv_hssi stratixiv_pcie_hip_ver = $MODEL_TECH/../altera/verilog/stratixiv_pcie_hip stratixv_ver = $MODEL_TECH/../altera/verilog/stratixv stratixv_hssi_ver = $MODEL_TECH/../altera/verilog/stratixv_hssi stratixv_pcie_hip_ver = $MODEL_TECH/../altera/verilog/stratixv_pcie_hip cycloneiv_ver = $MODEL_TECH/../altera/verilog/cycloneiv cycloneiv_hssi_ver = $MODEL_TECH/../altera/verilog/cycloneiv_hssi cycloneiv_pcie_hip_ver = $MODEL_TECH/../altera/verilog/cycloneiv_pcie_hip cycloneive_ver = $MODEL_TECH/../altera/verilog/cycloneive hardcopyiv_hssi_ver = $MODEL_TECH/../altera/verilog/hardcopyiv_hssi hardcopyiv_pcie_hip_ver = $MODEL_TECH/../altera/verilog/hardcopyiv_pcie_hip w1 = w1 [vcom] ; VHDL93 variable selects language version as the default. ; Default is VHDL-2002. ; Value of 0 or 1987 for VHDL-1987. ; Value of 1 or 1993 for VHDL-1993. ; Default or value of 2 or 2002 for VHDL-2002. ; Default or value of 3 or 2008 for VHDL-2008. VHDL93 = 2002 ; Show source line containing error. Default is off. ; Show_source = 1 ; Turn off unbound-component warnings. Default is on. ; Show_Warning1 = 0 ; Turn off process-without-a-wait-statement warnings. Default is on. ; Show_Warning2 = 0 ; Turn off null-range warnings. Default is on. ; Show_Warning3 = 0 ; Turn off no-space-in-time-literal warnings. Default is on. ; Show_Warning4 = 0 ; Turn off multiple-drivers-on-unresolved-signal warnings. Default is on. ; Show_Warning5 = 0 ; Turn off optimization for IEEE std_logic_1164 package. Default is on. ; Optimize_1164 = 0 ; Turn on resolving of ambiguous function overloading in favor of the ; "explicit" function declaration (not the one automatically created by ; the compiler for each type declaration). Default is off. ; The .ini file has Explicit enabled so that std_logic_signed/unsigned ; will match the behavior of synthesis tools. Explicit = 1 ; Turn off acceleration of the VITAL packages. Default is to accelerate. ; NoVital = 1 ; Turn off VITAL compliance checking. Default is checking on. ; NoVitalCheck = 1 ; Ignore VITAL compliance checking errors. Default is to not ignore. ; IgnoreVitalErrors = 1 ; Turn off VITAL compliance checking warnings. Default is to show warnings. ; Show_VitalChecksWarnings = 0 ; Keep silent about case statement static warnings. ; Default is to give a warning. ; NoCaseStaticError = 1 ; Keep silent about warnings caused by aggregates that are not locally static. ; Default is to give a warning. ; NoOthersStaticError = 1 ; Turn off inclusion of debugging info within design units. ; Default is to include debugging info. ; NoDebug = 1 ; Turn off "Loading..." messages. Default is messages on. ; Quiet = 1 ; Turn on some limited synthesis rule compliance checking. Checks only: ; -- signals used (read) by a process must be in the sensitivity list ; CheckSynthesis = 1 ; Activate optimizations on expressions that do not involve signals, ; waits, or function/procedure/task invocations. Default is off. ; ScalarOpts = 1 ; Require the user to specify a configuration for all bindings, ; and do not generate a compile time default binding for the ; component. This will result in an elaboration error of ; 'component not bound' if the user fails to do so. Avoids the rare ; issue of a false dependency upon the unused default binding. ; RequireConfigForAllDefaultBinding = 1 ; Inhibit range checking on subscripts of arrays. Range checking on ; scalars defined with subtypes is inhibited by default. ; NoIndexCheck = 1 ; Inhibit range checks on all (implicit and explicit) assignments to ; scalar objects defined with subtypes. ; NoRangeCheck = 1 [vlog] ; Turn off inclusion of debugging info within design units. ; Default is to include debugging info. ; NoDebug = 1 ; Turn off "loading..." messages. Default is messages on. ; Quiet = 1 ; Turn on Verilog hazard checking (order-dependent accessing of global vars). ; Default is off. ; Hazard = 1 ; Turn on converting regular Verilog identifiers to uppercase. Allows case ; insensitivity for module names. Default is no conversion. ; UpCase = 1 ; Turn on incremental compilation of modules. Default is off. ; Incremental = 1 ; Turns on lint-style checking. ; Show_Lint = 1 [vsim] ; Simulator resolution ; Set to fs, ps, ns, us, ms, or sec with optional prefix of 1, 10, or 100. Resolution = ps ; User time unit for run commands ; Set to default, fs, ps, ns, us, ms, or sec. The default is to use the ; unit specified for Resolution. For example, if Resolution is 100ps, ; then UserTimeUnit defaults to ps. ; Should generally be set to default. UserTimeUnit = default ; Default run length RunLength = 100 ; Maximum iterations that can be run without advancing simulation time IterationLimit = 5000 ; Directive to license manager: ; vhdl Immediately reserve a VHDL license ; vlog Immediately reserve a Verilog license ; plus Immediately reserve a VHDL and Verilog license ; nomgc Do not look for Mentor Graphics Licenses ; nomti Do not look for Model Technology Licenses ; noqueue Do not wait in the license queue when a license isn't available ; viewsim Try for viewer license but accept simulator license(s) instead ; of queuing for viewer license ; License = plus ; Stop the simulator after a VHDL/Verilog assertion message ; 0 = Note 1 = Warning 2 = Error 3 = Failure 4 = Fatal BreakOnAssertion = 3 ; Assertion Message Format ; %S - Severity Level ; %R - Report Message ; %T - Time of assertion ; %D - Delta ; %I - Instance or Region pathname (if available) ; %% - print '%' character ; AssertionFormat = "** %S: %R\n Time: %T Iteration: %D%I\n" ; Assertion File - alternate file for storing VHDL/Verilog assertion messages ; AssertFile = assert.log ; Default radix for all windows and commands... ; Set to symbolic, ascii, binary, octal, decimal, hex, unsigned DefaultRadix = symbolic ; VSIM Startup command ; Startup = do startup.do ; File for saving command transcript TranscriptFile = transcript ; File for saving command history ; CommandHistory = cmdhist.log ; Specify whether paths in simulator commands should be described ; in VHDL or Verilog format. ; For VHDL, PathSeparator = / ; For Verilog, PathSeparator = . ; Must not be the same character as DatasetSeparator. PathSeparator = / ; Specify the dataset separator for fully rooted contexts. ; The default is ':'. For example, sim:/top ; Must not be the same character as PathSeparator. DatasetSeparator = : ; Disable VHDL assertion messages ; IgnoreNote = 1 ; IgnoreWarning = 1 ; IgnoreError = 1 ; IgnoreFailure = 1 ; Default force kind. May be freeze, drive, deposit, or default ; or in other terms, fixed, wired, or charged. ; A value of "default" will use the signal kind to determine the ; force kind, drive for resolved signals, freeze for unresolved signals ; DefaultForceKind = freeze ; If zero, open files when elaborated; otherwise, open files on ; first read or write. Default is 0. ; DelayFileOpen = 1 ; Control VHDL files opened for write. ; 0 = Buffered, 1 = Unbuffered UnbufferedOutput = 0 ; Control the number of VHDL files open concurrently. ; This number should always be less than the current ulimit ; setting for max file descriptors. ; 0 = unlimited ConcurrentFileLimit = 40 ; Control the number of hierarchical regions displayed as ; part of a signal name shown in the Wave window. ; A value of zero tells VSIM to display the full name. ; The default is 0. ; WaveSignalNameWidth = 0 ; Turn off warnings from the std_logic_arith, std_logic_unsigned ; and std_logic_signed packages. ; StdArithNoWarnings = 1 ; Turn off warnings from the IEEE numeric_std and numeric_bit packages. ; NumericStdNoWarnings = 1 ; Control the format of the (VHDL) FOR generate statement label ; for each iteration. Do not quote it. ; The format string here must contain the conversion codes %s and %d, ; in that order, and no other conversion codes. The %s represents ; the generate_label; the %d represents the generate parameter value ; at a particular generate iteration (this is the position number if ; the generate parameter is of an enumeration type). Embedded whitespace ; is allowed (but discouraged); leading and trailing whitespace is ignored. ; Application of the format must result in a unique scope name over all ; such names in the design so that name lookup can function properly. ; GenerateFormat = %s__%d ; Specify whether checkpoint files should be compressed. ; The default is 1 (compressed). ; CheckpointCompressMode = 0 ; List of dynamically loaded objects for Verilog PLI applications ; Veriuser = veriuser.sl ; Specify default options for the restart command. Options can be one ; or more of: -force -nobreakpoint -nolist -nolog -nowave ; DefaultRestartOptions = -force ; HP-UX 10.20 ONLY - Enable memory locking to speed up large designs ; (> 500 megabyte memory footprint). Default is disabled. ; Specify number of megabytes to lock. ; LockedMemory = 1000 ; Turn on (1) or off (0) WLF file compression. ; The default is 1 (compress WLF file). ; WLFCompress = 0 ; Specify whether to save all design hierarchy (1) in the WLF file ; or only regions containing logged signals (0). ; The default is 0 (save only regions with logged signals). ; WLFSaveAllRegions = 1 ; WLF file time limit. Limit WLF file by time, as closely as possible, ; to the specified amount of simulation time. When the limit is exceeded ; the earliest times get truncated from the file. ; If both time and size limits are specified the most restrictive is used. ; UserTimeUnits are used if time units are not specified. ; The default is 0 (no limit). Example: WLFTimeLimit = {100 ms} ; WLFTimeLimit = 0 ; WLF file size limit. Limit WLF file size, as closely as possible, ; to the specified number of megabytes. If both time and size limits ; are specified then the most restrictive is used. ; The default is 0 (no limit). ; WLFSizeLimit = 1000 ; Specify whether or not a WLF file should be deleted when the ; simulation ends. A value of 1 will cause the WLF file to be deleted. ; The default is 0 (do not delete WLF file when simulation ends). ; WLFDeleteOnQuit = 1 ; Automatic SDF compilation ; Disables automatic compilation of SDF files in flows that support it. ; Default is on, uncomment to turn off. ; NoAutoSDFCompile = 1 [lmc] [msg_system] ; Change a message severity or suppress a message. ; The format is: <msg directive> = <msg number>[,<msg number>...] ; Examples: ; note = 3009 ; warning = 3033 ; error = 3010,3016 ; fatal = 3016,3033 ; suppress = 3009,3016,3043 ; The command verror <msg number> can be used to get the complete ; description of a message. ; Control transcripting of elaboration/runtime messages. ; The default is to have messages appear in the transcript and ; recorded in the wlf file (messages that are recorded in the ; wlf file can be viewed in the MsgViewer). The other settings ; are to send messages only to the transcript or only to the ; wlf file. The valid values are ; both {default} ; tran {transcript only} ; wlf {wlf file only} ; msgmode = both сам ини файл

Выдается ошибка показанная на прикрепленном рисунке. Может кто сталкивался что это такое может быть.

ясно спасибо попробую. под 7-ой не проверял.

Начинаю работу с данным продуктом. Не могу разобраться как поместить данные во флэш память на этапе компляции по необходимому мне адресу. Данные собой представляют массив в 800 байт.

Вакансия еще актуальна?

Вот тема http://electronix.ru/forum/index.php?showtopic=78808, Вот на другом фороме http://www.mathforum.ru/forum/read/1/26925/26925/#26925

Спасибо за исчерпывающий ответ.

Приветствую всех. Стоит задача измерить сигнал в полосе частот от 10 Гц до 100 кГц с полосой 1 Гц. Сигнал оцифровывается на частоте 2,5 МГц. Вроде вариант БПФ но на картинки не совсем превычное изображение спектра по сравнению с анализаторами, а именно на анализаторе колокообразный сигнал, а после БПФ палка, и когда частота не попадает в точку то есть ошибка порядка 1 дБ. В принципе вопрос в том как на анализаторах применяя БПФ получают нормальную картинку в виде колокообразного сигнала? Интерполяция линейная между точками БПФ, может быть все дело в интерполяции?

ясно, по все видимости промахнулся с буфером капитально. Что то мне подумалось что раз в чипе поставили 1,5 кБайт буфер то этого должно хватать для высокой скорости, на всякий решил использовать в плисе еще на 16к. вилы...

Подниму тему. В устройстве есть буфер на 16 кБайт. поток данных состовляет 15 Мбайт/с. Проблема заключается в том что через некоторый интервал времени после начала приема буфер переполняется и данные теряются. Время это состовляет от 5-20 сек. По всей видимости ОС на ПК отвлекается от приема и тем самым перегружает буфер. Если у кого есть опыт передачи потока данных на ПК по УСБ то какой буфер был у вашего устройства? Или как можно ограничить отвлечение на сторонние задачи ОС программным способом. На ПК стоит Виста. Драйвер стандартный.

Проблема оказалась в следующем. раньше было xfer = 512; do{ len = xfer; success = dlg->InEndpt->XferData(inData,len); } while (success && dlg->bLooping); и скорость была на уровне 2 Мбайт/с когда использовали SetXferSize(1000000); xfer = 512 * 100; do{ len = xfer; success = dlg->InEndpt->XferData(inData,len); } while (success && dlg->bLooping); то скорость стала 36 МБайт/с. В общем вроде все решилось.

на рисунке показан схематически расположение датчиков и теоретическое распространение волн. 1,2,3,4,5 - места установки микрофонов r1, r2, r3, r4, r5 - истинное время(растояние в данном случае предполагается линейно времени и не учитываются времена задержек вносимых схемой и самими датчиками) r1`, r2`, r3`, r4` - времена которые мы можем определить используя устройство, отражение не учитывается (оно блокируется самим устройством, при этом полагая что прямой сигнал быстрее достигнет датчика чем отраженный) Я правильно понял что вы предлагаете построить гиперболы для точек 1-2, 1-3, 1-4, 1-5; 2-3, 2-4, 2-5; 3-4, 3-5; 4-5. но их пересечение не как не даст место удара, или я не правильно понял какие гиперболы строить? В общем то здесь вся проблема в том что не известно растояние r5, было бы оно известно вопросов в принципе то и не возник. sch.rar

Приветствую всех. Используется чип CY7C68013A. конечная точка на прием имеет конфигурацию IN2 bulk 512 x 4, Slave FIFO, шина 16. К чипу усб подключена плис которая в данный момент при флаге фулл=1(не полный) пишет данные. Измерения производятся через 1 сек, количество байт которые были записаны в чип при правильном флаге. На стороне ПК запущена программа со следующем текстом ... // Прием данных do{ len = xfer; success = dlg->InEndpt->XferData(inData,len); } while (success && dlg->bLooping); ... xfer = 512 Вобщем только вызов чтения. Скорость при этом получается 2 МБайт/с. На этом же ПК стоит флэшка так скрость которую показывает тотолкомандер состовляет 20-23 МБайт/с. В чем может быть проблема такой низкой скорости? На форуме пишут что со стандартными драйверами достигали скорость начиная с 12 МБайт/с, а здесь в 4 раза меньше. Есть еще просьба, если кому не жалко дайте программу которая работает с данным чипом на скорости 12 МБайт/с или больше чтоб проверить дело в софте для ПК или в железе что то нето. Спасибо.

Здесь по все видимости как то он не стандартно применяется. В принципе мне нет необходимости строить пряму, а нужно найти координаты приближенные к истенным. Плюс мы знаем только относительное время срабатывания второго датчика, т.е. нам не известен момент времени удара и соответственно первый датчик (тот который сработал первым) у нас выпадает из расчетов. Если знаете напрвте как можно применить данный метод зная координыта датчиков и время срабатывания остальных относительно первого. Спасибо

Приветствую всех. Есть такая задача. Есть двухсторонний фольгированный стеклотекстолит, на котором размещены пять звуковых микрофонов типа сосна (четыре по углам и одлин в центре, координаты их известны). все сигналы подключены к некому блоку на выходе которого есть возможность измерять относительные времена между этими пяти сигналами. Собственно дальше сам вопрос 1. есть ли быстрый алгоритм вычисления координат точки удара основываясь на этих сигналах. 2. привильно ли здесь использовать звуковые датчики. 3. линейно ли распростроняется волна от места удара до датчиков, одинакова ли скорость распространения например при ударе в центре и ударе с краю. Проблема в общем в том что все времена измеряются относительно первого сработавшего датчика, я использовал метод перебора для определения координат, но он оказался медленный и не особо точный.

Спасибо то что искал

такого не наблюдал. EDS 10 и 9.1 на первый взгляд ни чем не отличается. Все тоже самое. Бывает что не совпадает ID но после перезагрузки конфига плисины и перекомпиляции они совпадают, и все продолжает работать. Другое дело Q10.0. Вроде сначала ничего но когда дело дошло до сигнала тапа и соурс проба то там какойто глюк. Если к жтагу подвешены две плисины то он видит их но как только пытаешся работать со второй то по какимто причинам сбрасывается на первую всегда. В 9,1 такого нет. Здесь пришлось перейти на 9,1сп2 назад. В модель симе какието глюки с atrera_mf.v если брать её из v6.5e то при использовании pll модель сим резко увеличивает память > 1 Гб и зависает, если использовать altera_mf.v из v6.5b то все работает нормально.

При указании reset vector на epcs контролер а exception на onchip_memory все грузится и работает правильно. В силу того что используется только встроенная память хочу убрать загрузчик и установить reset vector сразу на onchip_memory. Устанавливаю, но программа не запускается. В исходниках на бутлоадер нулевое смещение указано так #include "boot_loader.h" // | // | all aliases of things the linker or the compiler // | or Tim Allen might expect to find at offset zero // | of some code. --dvb // | .global reset .global _start .global main .global end_of_boot_copier reset: _start: main: // Clear the CPU's status-register, thereby disabling interrupts. // This is redundant after a "real" hardware-reset operation, but // people who deliberately jump-to-reset may derive some benefit from // this. And, if not, at least it doesn't hurt anyone. // wrctl status, r_zero ...... т.е. reset:. Вопрос следующий 1. мне нужно прикрепить к моему проекту некий файл который запускает систему? 2. и как указать в этом файле запуск основной программы. А может все просто надо тока узнать/указать смещение точки старта моей программы. В общем пока не совсем ясен этот момент при такой конфигурации, заранее спасибо.

Всем спасибо. До чего неприятно, пол недели в трубу. Попутал DCLK и DATA. Ведь с самого начала проверил именно этого но как пропустил... вилы.

Зугрузил прошивку во флэшку и с ней работаю. Все осталось по прежнему. Водрузил паралельно зашрузочному каналу spi slave и поставил проверку КС идущей на ep3c25, в общем данные идут верные даже при срабатывании nSTATUS КС остается равной КС переданной мастером. Тайминги (ep3c25_timing) все выдержены. Осталься вроде единственный вариант что то нето в схеме (прикрепил). Я вот думаю через ep3c25 пропущен жтаг от мастера ep3c5 может ли он вносить данную неприятность? Перезагрузку пока не делал, вроде это бесмыслено т.к. старт идет правильный. ep3c25_load__3.pdf

У меня загрузка начинается с поднятия nCONFIG в 1, ожидание когда nSTATUS = 1 и затем передача даных. Да после того как nSTATUS идет в 0 а затем в 1 я nCONFIG не трогаю, пробовал ожидать когда nSTATUS будет равен 1 и потом начинал загружать файл с начала, эфект тот же. Доходит до этого-же места и снова nSTATUS = 0 .. 1. Завтра попробую еще дернуть nCONFIG хотя в мануале сказано что в принципе это не обязательно типа это такой рестарт при какойто ошибки (возможные причины ошибок не указаны). Режим загрузки MSEL[2 : 0] = 3'b0, тобишь PS norm. В общем вилы. Попробую ещё по управлять nCONFIG при изменении сигнала статуса, может и в этом дело....

Нет раньше не использовал, все больше активный с EPCS. Здесь нужно было пасивный по некоторым причинам, сам интерфейс ничего сложного, обычный SPI. Но вот статус начинает срабатывать на одном и том же месте как заколдованный. Пробовал разные проекты одно и тоже. Самое что интересно нет вообще никакого описания формата rbf. В общем куда копать пока не понятно. Да с жтаг грузится нормально и после загрузки я вижу что conf_done поднимается. Пробовал разные частоты от 0,5 МГц до 5 МГц результат один и тот же. Схемотехника все в норме.

Что интересно, если я например записываю вместо данных все нули то nSTATUS остается в единице и данный эффект не проявляется, т.е. похоже что дело в данных...

Пытаюсь загрузить EP3C25 с помощью хоста (реализован на EP3C5 с ниосом). Примерно через 2к байт срабатывает nSTATUS как показано на рисунке. Данные передаются правильно (проверял КС сумму данных которые передает с ПК и тех что передаются в плис). Порядок младший бит первый. По всему выходит что плисина сбрасывает загрузку, но почему не понятно. Может кто сталкивался с подобным, может еще какие пины посмотреть. В общем варианты что еще может быть пока закончилось.