toshas

Добрый день! в edk для упрощения отладки axi-совместимой периферии добавлены модели для симуляции: AXI4 Lite Master BFM AXI4 Lite Slave BFM AXI4 Master BFM AXI4 Slave BFM AXI Bus Functional Model v1.9 http://www.xilinx.com/support/documentatio...001_axi_bfm.pdf однако для их использования нужна лицензия, которая естественно платная, но может у кого-то есть ключи к ней ? спасибо!

в наличии, оставьте телефон или почту для связи

снова актуально

Release Notes - http://www.xilinx.com/support/documentatio...inx13_2/irn.pdf Product Review (Clive Maxfield) - http://www.eetimes.com/electronics-product...s-of-cool-stuff кто нибудь уже посмотрел что там с лицензиями ?

спасибо за информацию! изначально я смотрел на организацию протокола Aurora между двумя плис шириной в 4-lane. и поскольку в user guide на трансивер довольно много внимания уделено различным механизмам выравнивания канала, я решил что со стороны требований на разводку платы эта ситуация так же должна быть документирована, но просто не нашел нужной информации.

бесконечночть не захочет работать в одном канале. речь идет например о pcie x4.

я считаю, что просто лень делать, к сожалению. причины что в плате мешает ее изготовить на срочном производстве озвучено не было - "браться не будем" и все... оставшиеся кп выведены на краевые разъемы во втором слое (плата двух-сторонняя) через переходные отверстия. левый и правый край я предлагал соединить дополнительным проводом, чтобы не вести внешний контур между противооложными краями платы для гальванического контакта. длина платы 37мм, общаясь с фирмами на прошлой выставке, никто не указывал, что это много, называлась только цифра менее 50мм. покрыть золотом в итоге нужно кп краевых раземов и две группы по 20 прямоугольных кп в центре . придется заказывать из китая, посмотрим насколько это дольше/дороже. p.s. меня просто удивило, что иногда фирме проще отправлять в китай, чем выполнть здесь, даже такой несложный заказ.

спасибо, интересный документ! к сожалению на местном фтп версия только от 2005 года. но даже там интересующие скорости есть. между парами минимально допустимое расстояние регламентировано, а вот как быть с максимальным ?

Добрый день! скажите пожалуйста какой документ у xilinx (или других фирм) регламентирует: - разницу в длине между P и N в дифф. паре, при работе с MGT (3.125, 5.0, и более gbps) - разницу в длинах линий для обеспечения их работы в одном канале (pcie, aurora) по поводу первого пункта я нашел только старый документ по lvds (приложен), никакого документа более актуального для высокоскоростных трансиверов к сожалению нет. касательно второго пункта в user guide на трансивер рассматривается механизм выравнивания канала (channel bonding) с использованием буффера на приемной стороне (rx elastic buffer) однако явных ограничений на трассировку так же не приведено. подскажите от чего стоит отталкиваться при разводке высокоскоростных линий ? p.s. насколько я на данный момент понимаю есть два пути - или разводить имея погрешность длины менее 5% или честно стоить модели и оценивать качество глазковой диаграммы. LVDS.pdf xapp230.pdf

Добрый день! необходимо изготовить плату-переходник. размер 40ммх15мм. особенность в том, что на этот переходник нужно УЗ сваркой разваривать кремниевые пластинки. было решено покрыть медь гальваническим золотом (иммерсионное для этой задачи кажется слишком тонким), однако, как оказалось, покрытие гальваникой некраевых площадок является проблемой (обращался в резонит и тепро, обе фирмы отказались). выполняет ли хоть кто-нибудь подобное покрытие ? или стоит искать другие способы обеспечения контакта ? спасибо!

заказывали даже непосредственно у указанного выше продавца. все пришло обычной почтой и работает без нареканий. экономия очень приличная (Xilinx USB Jtag ~ 1600р) советую разобраться и покупать.

все еще продается

MGT позволяет передавать на разной скорости, если нужна скорость меньше максимальной, может потребоваться завести референс-клок отличный от того что на плате есть. если захотите прикрутить дочернюю плату, ей вполне может потребоваться источник частоты, вот с этих разъемов и снимите. это же отладочная плата, ее и покупают на попробовать

для соединения готовых плат используйте готовые кабели и никаких проблем не возникнет. есть какие-то предпосылки для использования RapidIO ? я бы рекомендовал посмотреть в сторону Aurora, там и Clock Correction механизм присутствует, о котором шла речь в соседней теме.

проголосовал против, считаю на данном форуме подобный раздел лишним.

насколько я понял, там речь шла не о том что Rodin не будет поддерживать Modelsim, а о том что в ISIM ISE 13.1 в отличие от всего остального поддерживает аппаратную ко-симуляцию. http://www.xilinx.com/support/documentatio...ac_tutorial.pdf В целом семинар понравился, жаль редко проходят подобные мероприятия, по тематике ПЛИС особенно. Гости молодцы, а вот организаторам следует на будущее учесть и исправить накладки с регламентом и переводом. Плохо что в конце совсем уже скомканы были высокоскоростные интерфейсы передачи данных и времени задать интересующие вопросы не осталось.

спасибо!

Notepad++ единственное что не умеет (или я не нашел) поиск по маске - например - t*st

актуально

Минимальная стоимость заказа составляет 500 руб., при оплате по безналичному расчёту – 1500 руб. ( последнее время, на мой взгляд, персонал потерял вежливость при общении с посетителями.

распечатка описания на русском и английском, инвойс и подтверждение оплаты из банка, заполненная таможенная декларация - дважды этого набора хватало...

не люблю отправлять в поиск, но этот вопрос стал возникать довольно часто http://electronix.ru/forum/index.php?showt...st&p=889452

up2

возпользуйтесь схемой синхронизации как например здесь http://www.fpga4fun.com/CrossClockDomain1.html требует пояснения что значит пропадает входной сигнал ? и что по вашему является аварийной ситуацией ? как буфер всегда можно поставить fifo..

зачем генерировать такой короткий строб data_valid ? если он будет сопоставим по длительности с 1/(364*F1) тогда можно просто сделать сдвиговый регистр на частоте 364*F1