ViKo

Какие есть соображения, почему в вашем варианте перестановка слагаемых не влияет на результат компиляции, а в моем влияет?

"Ну вы, блин, даете!" (с) Триггеры вас принципиально не интересуют? А как запретить shifter в Quartus? Вот это - Allows the Compiler to infer shift registers of any size even if they do not meet the design's current minimum size requirements. никогда не пользовался. еще нашел - Allows the Compiler to find a group of shift registers of the same length that can be replaced with the altshift_taps megafunction. The shift registers must all use the same clock and clock enable signals, must not have any other secondary signals, and must have equally spaced taps that are at least three registers apart. стояло Auto или это - Allows the Compiler to find a group of shift registers of the same length that can be replaced with the altshift_taps megafunction. The shift registers must all use the same aclr signals, must not have any other secondary signals, and must have equally spaced taps that are at least three registers apart. To use this option, you must turn on the Auto Shift Register Replacement logic option. это было On Проверил ваш вариант. И в случае always@(posedge clk) q <= c + a + b; и как написано - дает одинаковое количество LE и Fmax. Такое же, как у меня в лучшем варианте.

+------------------------------------------------------------------------------------+ ; Flow Summary ; +------------------------------------+-----------------------------------------------+ ; Flow Status ; Successful - Wed Feb 02 15:43:55 2011 ; ; Quartus II Version ; 9.1 Build 350 03/24/2010 SP 2 SJ Full Version; ; Revision Name ; exAdder ; ; Top-level Entity Name ; exAdderPipe ; ; Family ; Cyclone III ; ; Device ; EP3C5F256C8 ; ; Timing Models ; Final ; ; Met timing requirements ; N/A ; ; Total logic elements ; 132 / 5,136 ( 3 % ) ; ; Total combinational functions ; 39 / 5,136 ( < 1 % ) ; ; Dedicated logic registers ; 132 / 5,136 ( 3 % ) ; ; Total registers ; 132 ; ; Total pins ; 66 / 183 ( 36 % ) ; ; Total virtual pins ; 0 ; ; Total memory bits ; 0 / 423,936 ( 0 % ) ; ; Embedded Multiplier 9-bit elements; 0 / 46 ( 0 % ) ; ; Total PLLs ; 0 / 2 ( 0 % ) ; +------------------------------------+-----------------------------------------------+

А мне так наоборот было проще писать именно те индексы, которые представляют соответствующие разряды в результате, чем бояться неправильно сдвинуть их в сумматорах. Нарисовали б на бумажке, было бы все прозрачно. Еще мне показалось, что din1st в сумматоорах у вас используется неправильно. Внимательно не изучал, но... Нет, это я не разобрался. upd. еще раз прикинул - мало у вас LUT, невероятно. У меня ж конвейер 4-ступенчатый, в каждой ступени 4*8 разрядов. Я понимаю, что можно и без конвейера, но важен был именно принцип. Для EP3C5F256C8 мой код дает со скобками 132LE 326.37MHz без скобок 135LE 177.62MHz (а до фиттера цифра 159LE)

Не возражаю. Просто для понимания этих вещей можно и "поизвращаться". Я показал достаточное решение, минимально необходимое.

При блокирующих присваиваниях сначала вы приравниваете line data, а в if они уже равны, и условие никогда не выполняется. А при неблокирующих присваиваниях значения line и остальных выходных сигналов изменятся одновременно, по фронту тактов. Т.е., достаточно в первых двух строках заменить = на <=

так покажите ужо и verilog_test #(size) D1(clk,ena,data_in,data_in_1,data_in_2);

for (i=1;i<bank_size;i++) bank_size у вас 3, а i будет принимать значения только 1 и 2 - может здесь причина?

так на эти цепи ничего не приходит. Делайте не так, как "удобно", а как "положено" :)

reg [$clog2®-1:0] bank_sel; Что там после двоечки? проделки Интернет?

Верю, что вам это видно. Но вот мне, в частности, не видно. Xilinx я вообще не знаю. Разбирает любопытство. Расскажете? P.S. а мой проект был на Altera

Я для CPGA писал, в качестве эксперимента. А когда написать q <= c + a + b, сколько получается? То, что в скобках? P.S. вы написали "Имхо, запись можно заметно упростить за счет индексов". Что вы имели в виду? Иерархический принцип?

это правильно? output data_in_1; output data_in_2;

Если сигнал один и тот же, так ПЛИС при чем? Потеряли бит по дороге между ПЛИС и одним из ЦАП. Про пайки я уже спрашивал... прозвоните соединения. Там еще такты есть, может, в них что не так?

стр 25 Random equivalent-time digitizers (samplers) utilize an inter- nal clock that runs asynchronously with respect to the input signal and the signal trigger, as illustrated in Figure 30. Samples are taken continuously, independent of the trigger position, and are displayed based on the time difference between the sample and the trigger. Although samples are taken sequentially in time, they are random with respect to the trigger – hence the name “random” equivalent-time sampling. Sample points appear randomly along the wave- form when displayed on the oscilloscope screen. Вы всю статью прочитайте, пойдет на пользу. Будете своим RIGOL-ом с закрытыми глазами пользоваться :)

Так покажите, как data_out определен в проекте, и как используется.

http://www.tek.com/cgi-bin/rfbypass.cgi?li...=2280&lc=EN Там, там есть все ответы :) стр. 24

А вот мой пример http://electronix.ru/forum/index.php?showtopic=82881 оставшийся без комментариев. Как я понял, все согласились и приняли к сведению :)

А где ж, простите, выходной сигнал, о котором мы ведем беседу?

по картинке видно

Термин такой. Найдете в Интернете. Случайным здесь является именно сдвиг по времени между синхроимпульсом, полученным с компаратора, когда сигнал пересекает уровень синхронизации, и тактовой частотой АЦП, которая никак не привязана к сигналу. Найдете, там и картинки будут. Уже лет 30 так делается.

То, что вы говорили про 8 УВХ, понял - имелось в виду 8 АЦП, обрабатывающих один входной сигнал. Да, такое возможно. Такты для каждого АЦП сдвинуты (в данном случае на 1/8 периода частоты дискретизациии). Это дает увеличение частоты дискретизации в реальном времени, как будто у нас есть АЦП с частотой 800MHz, например. Дальше работают "развертки со случайными выборками". В стробоскопическом осциллографе сдвиг от момента синхронизации формируется, а для "случайных выборок" измеряется. В этом отличие. И это отличие позволяет накапливать сигнал до момента синхронизации (лупит себе и лупит АЦП, а пришел синхроимпульс - досчитал недостающие точки в кадре, и шабаш - принимай кадр, всунь его в нужное место в компанию к такими же, полученными ранее, но с другим сдвигом по времени).

Нет, он там постоянно в одном (нулевом, надо думать) состоянии.

А к-т отклонения в каналах осциллографа у вас одинаковый в обоих каналах? Второй сигнал должен был бы иметь амплитуду в 2 раза больше первого. Все, увидел, разные коэффициенты. А вы поменяйте местами, что подаете в ЦАПы.

1. Не 8 УВХ, вообще без УВХ. Дожидаются следующей реализации сигнала, оцифровывают на всю длину памяти и добавляют к уже имеющимся. Работает для периодического сигнала. Растягивают время из 250MSps до 50GSps, т.е. в 200 раз. Как раз хватит 8-битового измерителя времени. 2. Работа не по документации чревата боком. Обычно везет, но где гарантия? 3. У National Semiconductor есть АЦП с частотой дискретизации несколько GHz, а уж 250MHz - не проблема. 4 таких АЦП - вот и 1GSps.