new123
-
Постов
1 090 -
Зарегистрирован
-
Посещение
Темы, опубликованные new123
-
- 3 ответа
- 596 просмотров
-
Зависимость стабильности работы от метода прошивки
От new123, в Работаем с ПЛИС, области применения, выбор
- 14 ответов
- 1 081 просмотр
-
Увеличение элемента массива, при обращении к нему через индекс 1 2
От new123, в Языки проектирования на ПЛИС (FPGA)
- 17 ответов
- 1 290 просмотров
-
Modelsim/Questa timing simulation, 1'hX значение 1 2
От new123, в Среды разработки - обсуждаем САПРы
- 16 ответов
- 1 242 просмотра
-
Modelsim/Questa симуляция с временными задержками 1 2
От new123, в Среды разработки - обсуждаем САПРы
- 20 ответов
- 1 625 просмотров
-
- 9 ответов
- 1 080 просмотров
-
- 9 ответов
- 719 просмотров
-
- 2 ответа
- 513 просмотра
-
- 2 ответа
- 362 просмотра
-
TimeQuest, Data Arrival Time, Data Required Time
От new123, в Работаем с ПЛИС, области применения, выбор
- 8 ответов
- 626 просмотров
-
- 13 ответов
- 1 892 просмотра
-
Слетает времянка при экспорте Partition в другой проект, Quartus
От new123, в Среды разработки - обсуждаем САПРы
- 2 ответа
- 538 просмотров
-
Защелку данных в список чувствительности always () 1 2
От new123, в Языки проектирования на ПЛИС (FPGA)
- 16 ответов
- 1 449 просмотров
-
Кастомизация экземпляров модулей через параметры и оптимизатор
От new123, в Языки проектирования на ПЛИС (FPGA)
- 12 ответов
- 802 просмотра
-
- 13 ответов
- 810 просмотров
-
- 22 ответа
- 1 512 просмотра
-
Миграция проектов под более новые чипы Altera 1 2
От new123, в Работаем с ПЛИС, области применения, выбор
- 16 ответов
- 964 просмотра
-
- 4 ответа
- 643 просмотра
-
Altera DCFIFO, проблемы при высокой нагрузке 1 2
От new123, в Работаем с ПЛИС, области применения, выбор
- 21 ответ
- 1 546 просмотров
-
- 21 ответ
- 1 485 просмотров
-
TCL, входные параметры для процедуры из командой строки.
От new123, в Языки проектирования на ПЛИС (FPGA)
- 2 ответа
- 492 просмотра
-
SystemVerilog, сложение/вычитание неравных по размеру "переменных"
От new123, в Языки проектирования на ПЛИС (FPGA)
- 3 ответа
- 865 просмотров
-
SystemVerilog, доступ из нескольких экземпляров instance к общей памяти/регистрам
От new123, в Языки проектирования на ПЛИС (FPGA)
- 6 ответов
- 505 просмотров
-
- 1 ответ
- 378 просмотров
-
- 11 ответов
- 1 157 просмотров