Перейти к содержанию
Поиск
    

new123

Участник
 Профиль  Обзор контента

  • Постов

    1 090

  • Зарегистрирован

  • Посещение

 Тип контента 

Темы, опубликованные new123

  1.  

    struct, enum в $dumpvars (), modelsim

    От new123, в Среды разработки - обсуждаем САПРы

    • 3 ответа
    • 589 просмотров
  2.  

    Зависимость стабильности работы от метода прошивки

    От new123, в Работаем с ПЛИС, области применения, выбор

    • 14 ответов
    • 1 065 просмотров
  3.  

    Увеличение элемента массива, при обращении к нему через индекс 1 2

    От new123, в Языки проектирования на ПЛИС (FPGA)

    • 17 ответов
    • 1 279 просмотров
  4.  

    Modelsim/Questa timing simulation, 1'hX значение 1 2

    От new123, в Среды разработки - обсуждаем САПРы

    • 16 ответов
    • 1 234 просмотра
  5.  

    Modelsim/Questa симуляция с временными задержками 1 2

    От new123, в Среды разработки - обсуждаем САПРы

    • 20 ответов
    • 1 619 просмотров
  6.  

    Quartus, Data Arrival Time + Slack

    От new123, в Среды разработки - обсуждаем САПРы

    • 9 ответов
    • 1 063 просмотра
  7.  

    Quartus, сохранение размещения

    От new123, в Среды разработки - обсуждаем САПРы

    • 9 ответов
    • 716 просмотров
  8.  

    Правильный set_multicycle_path

    От new123, в Языки проектирования на ПЛИС (FPGA)

    • 13 ответов
    • 1 881 просмотр
  9.  

    TimeQuest, TCL, список путей через clk_en

    От new123, в Языки проектирования на ПЛИС (FPGA)

    • 2 ответа
    • 510 просмотров
  10.  

    SystemVerilog, преобразовать input к enum?

    От new123, в Языки проектирования на ПЛИС (FPGA)

    • 2 ответа
    • 362 просмотра
  11.  

    TimeQuest, Data Arrival Time, Data Required Time

    От new123, в Работаем с ПЛИС, области применения, выбор

    • 8 ответов
    • 622 просмотра
  12.  

    Слетает времянка при экспорте Partition в другой проект, Quartus

    От new123, в Среды разработки - обсуждаем САПРы

    • 2 ответа
    • 537 просмотров
  13.  

    Защелку данных в список чувствительности always () 1 2

    От new123, в Языки проектирования на ПЛИС (FPGA)

    • 16 ответов
    • 1 429 просмотров
  14.  

    Кастомизация экземпляров модулей через параметры и оптимизатор

    От new123, в Языки проектирования на ПЛИС (FPGA)

    • 12 ответов
    • 786 просмотров
  15.  

    Отделение tasks в отдельный файл, SystemVerilog

    От new123, в Языки проектирования на ПЛИС (FPGA)

    • 13 ответов
    • 807 просмотров
  16.  

    SDC, multicycle_path vs set_net_delay 1 2

    От new123, в Языки проектирования на ПЛИС (FPGA)

    • 22 ответа
    • 1 501 просмотр
  17.  

    Миграция проектов под более новые чипы Altera 1 2

    От new123, в Работаем с ПЛИС, области применения, выбор

    • 16 ответов
    • 946 просмотров
  18.  

    Modelsim, мнемоники

    От new123, в Среды разработки - обсуждаем САПРы

    • 4 ответа
    • 626 просмотров
  19.  

    Altera DCFIFO, проблемы при высокой нагрузке 1 2

    От new123, в Работаем с ПЛИС, области применения, выбор

    • 21 ответ
    • 1 512 просмотра
  20.  

    Modelsim, автоматизация создания do скриптов 1 2

    От new123, в Среды разработки - обсуждаем САПРы

    • 21 ответ
    • 1 480 просмотров
  21.  

    Не меняется прошивка в ПЛИС? 1 2

    От new123, в Работаем с ПЛИС, области применения, выбор

    • 23 ответа
    • 3 555 просмотров
  22.  

    TCL, входные параметры для процедуры из командой строки.

    От new123, в Языки проектирования на ПЛИС (FPGA)

    • 2 ответа
    • 489 просмотров
  23.  

    SystemVerilog, сложение/вычитание неравных по размеру "переменных"

    От new123, в Языки проектирования на ПЛИС (FPGA)

    • 3 ответа
    • 860 просмотров
  24.  

    SystemVerilog, доступ из нескольких экземпляров instance к общей памяти/регистрам

    От new123, в Языки проектирования на ПЛИС (FPGA)

    • 6 ответов
    • 497 просмотров
  25.  

    В трансивере PCS RX FIFO is full

    От new123, в Работаем с ПЛИС, области применения, выбор

    • 1 ответ
    • 377 просмотров
×
×
  • Создать...