Лидеры

Добрый день, Очень сильно будет зависеть от самого проекта. Но для начала, нужно определиться что Вам нужно: подготовить RTL для изготовления своего ASIC(на выходе SV) или нужна еще и топология(GDSII) ? "FPGA proven" - это хорошо. Это необходимое но недостаточное условие. Для начала, нужно будет заменить все FPGA-ые элементы на модули написанные на Verilog/SystemVerilog. Возможно, какие-то IP придется покупать. В зависимости от качества существующего RTL, что-то придется переписывать, чтобы снизить количество Lint-warnings (анализировать 1000-и ворнингов на предмет наличия реальной проблемы в RTL - плохая практика, лучше сразу готовить RTL правильно). Клоки: если в проекте используется несколько клок-доменов - решить проблемы, связанные с CDC. Если необходимо экономить power - нужно разработать структуру гэйтирования клоков(в FPGA, скорее всего, проверить работу гэйтирования не получится). Резеты: продумать структуру резетов. Для FPGA рекомендуется использовать синхронный резет. Для ASIC рекомендуется использовать асинхронный резет. Есть определенный требования на генерацию резетов. Возможно придется переписывать код. Если в проекте используется несколько клок/резет доменов - решить проблемы связанные с RDC. Память: вынести все блоки памяти в отдельные модули, чтобы на BE заменить на сгенерированные памяти от фаба. X-propagation: проанализировать текущий дизайн на предмет X-optimism/pessimism. Возможно, придется что-то переписывать. Тестирование: выполнить верификацию и валидацию дизайна (отдельная, трудоемкая задача). DFT: существуют определенный требования к коду, для интеграции с DFT. Для клоков/резетов лучше сразу внести необходимые модификации. Памяти - отдельная история. Отладка(debug) : в ASIC вы не сможете подключить чипскоп или сигналтап. Стоит сразу подумать про возможности отладки через JTAG. Это все работы, связанные только с RTL. По поводу топологии, думаю коллеги смогут лучше меня проконсультировать. В любом случае, свой ASIC - удовольствие не дешевое. С другой стороны, свой ASIC - это качественно новый уровень разработки проектов. Это как переход футбольной команды из первой лиги в высшую. Дмитрий

вам нужен писатель

По моему мнению, в Элитане давно сменился как возглавляющий состав, так и состав админов сайта, и не в лучшую сторону. Я вот до сих пор понять не могу, почему я должен вводить капчу каждый раз, чтобы посмотреть складское наличие. Издевательство.

Старая древняя программулина, FlowChart называется. Не помню, откуда её взял и кто её делал. Суть проги - просматривает сишный файл и составляет блок-схему ветвлений, циклов, переходов. А, вот, в еёйном описании есть ссылка: Автозарисовщик блок-схем (almiur.ru)

Товарисчь, я работаю строго за деньги. Сначала - деньги, потом - схемы. А у вас денег нет. Поэтому "сам, сам , сам"

https://stackoverflow.com/questions/22106840/stop-eclipse-from-generating-bytecode-for-code-that-doesnt-compile

Можно уже из проекта сгенерировать библиотеку

Использование шумоподобных сигналов это всего лишь дешевый способ программной селекции (т.е. по сути сужения полосы) используя не гармонический базис. Эффективность хуже, но зато дешевле и миниатюрнее. Банальная логика подсказывает, что абсолютно не важно в каком виде приходит на вход приемника мощность внутриполосной помехи - в виде одной синусоиды или в виде широкополосного шума. Если помеха не встречая пассивной фильтрации задавит вход приемника по динамическому диапазону(уровню IP3) прием или просто заткнется от интермодуляции между помехой и сигналом или АРУ снизит чувствительность, что в целом будет выглядеть аналогично. ЗЫ. Кстати, та-же логика должна была подсказать, что при расширении полосы вдвое, спектральная плотность мощности полезного сигнала тоже падает вдвое...

вовсе нет. Ровно то, что уже было сказано: пока проект лично твой - проблем нет. Ну или почти нет. Но практика использования шаблонов вместо компонентов вносит в рабочий процесс больше хаоса, потому что появляется дополнительный шаг разработки. (а то и два) Нравится вам это или нет. Из того же примера: я проверил и поправил полупроводники, т.к. их и меньше и проверка сводилась к сверке двух-трёх полей. А пассив пришлось пересчитывать, потому что никаких гарантий, что 10кОм это рассчитанный номинал, а не "скопированный". Приходилось сталкиваться с тем, что кварц обвешивали 0.1мкФ конденсаторами, потому что забывали изменить шаблон. Также приходилось сталкиваться с несуществующими номиналами. Монтажники от таких приколов на говно исходят.

Чем шире полоса - тем проще заглушить. Так что требования противоречат целям.

есть в кетае такого типа:

Подтверждаю. Только не в кубе, а в eclipse. Программа с ошибкой, но эклипс в таргет льёт последнюю прошивку неизвестно что! Это можно исправить? Это не то что костыль, это совсем не то, что нужно. В проекте 100500 файлов. Запустил компиляцию, "ушел кофе пить". Вернулся - отлаживаешь. Поправил в одном файле "запятую" -надо пересобрать и проверить. Нужно перекомпилировать всего один маленький файл исходника и слинковать новую прошивку. Мне не нужно делать Clean и пересобирать весь проект в полный рост. Нужно только пересобрать те файлы, в которых были изменения. Причем в кансоли проскакивает вывод компиляции очень быстро, и за частую иногда даже не успеваешь заметить "красные" строки.... текст пробежал - и переключились на загрузку.

Нельзя, ибо как тогда проверить, что на плате все цепи соответствуют схеме? Самому проверять каждую цепь? По P-CAD много учебных курсов. Неужели в них не показана работа с модулями?

нет нельзя , спалите движок , вот показание с моего лог.анализатора ОДНА СТОРОНА.logicdata