oratie
Свой-
Постов
132 -
Зарегистрирован
-
Посещение
Репутация
0 ОбычныйИнформация о oratie
-
Звание
Частый гость
Контакты
-
Сайт
Array
-
ICQ
Array
Информация
-
Город
Array
Посетители профиля
3 903 просмотра профиля
-
Я прокомментировал ваше высказывание, что в Малайзии есть только ATPG и корпусировка. Что не соответствует действительности. Вот ссылка https://www.silterra.com/c11al-110nm-cmos-logic-1-2v-3-3v-al Признаете свою неправоту, или перейдете на личности и будете хамить? Очень интересно.
-
В Малайзии есть SilTerra, самый продвинутый у них процесс 110нм. Касательно PDK у Микрона - есть такой на 90нм, купили у STmicro. Там всё нормально с моделями.
-
Если "очень-очень массового", то площадь определяет цену. Если объемы маленькие, то в зависимости от техпроцесса стоимость масок может играть определяющую роль.
-
До этапа CTS используют set_clock_gate_latency команду для эмуляции задержки на clock_gating ячейки.
-
set_attribute your_lib/FD1/QN max_fanout 0.0 -type float set_attribute your_lib/FD1/QN max_capacitance 0.0 -type float From SolvNet.
-
В Синопсисе есть такая же команда get_cells - она возвращает коллекцию. Чтобы получить имена элементов этой коллекции используется команда get_object_name [get_cells ...] Может и в Encounter есть что-то подобное?
-
Это, да, напрямую лучше не инстанциировать, но нам же нужно pipelined mult, а не простой. Так, что придется как-то это специфицировать.
-
У Синопсиса есть pipelined DesignWare blocks (попробовать их использовать в RTL): The DesignWare library supports many pipelined arithmetic components. Most of the DesignWare pipelined components have the optimize_registers command in the synthesis model. During synthesis, it enables DC-Ultra's retiming feature to find the optimal register location. The following list of DesignWare components uses the DC-Ultra's retiming feature. DesignWare Building Blocks DW_div_pipe Stallable Pipelined Divider DW02_mult_2_stage Two-Stage Pipelined Multiplier DW02_mult_3_stage Three-Stage Pipelined Multiplier DW02_mult_4_stage Four-Stage Pipelined Multiplier DW02_mult_5_stage Five-Stage Pipelined Multiplier DW02_mult_6_stage Six-Stage Pipelined Multiplier DW_prod_sum_pipe Stallable Pipelined Generalized Sum of Products DW_sqrt_pipe Stallable Pipelined Square Root Либо, в RTL вставлять перед выходными (например) портами дополнительную стадию, и надеяться, что optimize_registers справится с таймингом.
-
http://www.deepchip.com/items/dac17-04.html Genus RTL synthesis gaining traction vs. DC is #4 of Best of 2017 Сам не сравнивал.
-
Изначально вопрос не был ограничен отечественными фабриками. Но если интересно про наши фабрики - 90нм Микрон. Кто-нибудь сделал тэйпаут на 65нм на Микроне?
-
16nm TSMC. У кого меньше? ;)
-
Спасибо за цифры. А почему сравнивали SS с SSG? Ведь в HPM тоже есть SSG.
-
Спасибо за результаты. У этих std cell библиотек разная топология? Или только разные .db? Как я понимаю, TT corner у них совпадает (я сравнивал spice модели), а вот SS и FF в HPC придвинуты ближе к TT. Если оценивать частоту по worst corner, то она в HPC должна быть выше. Да и холдов надо будет меньше чинить, из-за меньшего разброса в worst/best углах - меньше delay ячеек вставлять (опять же это даст выигрыш по мощности).
-
Конечно спрашивал. Но ответы аналогичны презентациям. Они пишут, что SC либа получилась компактнее. Если DRM тот же, то за счет чего выигрыш? Только из-за более быстрых спайс моделей? Если не секрет, сколько выигрыш у вас по таймингу, если сравнивать с HPM?
-
Переход на TSMC28HPC
oratie опубликовал тема в Разработка цифровых, аналоговых, аналого-цифровых ИС
Здравствуйте, А кто-нибудь перешел (собирается перейти) на TSMC28HPC/HPC+ с какого-нибудь другого TSMC28 процесса? Есть ли выгода в этом? Официальные слайды я читал, интересует ваше мнение. И не совсем понятно, за счет чего получается выигрыш по площади, если design rules такие же.