oratie

Я прокомментировал ваше высказывание, что в Малайзии есть только ATPG и корпусировка. Что не соответствует действительности. Вот ссылка https://www.silterra.com/c11al-110nm-cmos-logic-1-2v-3-3v-al Признаете свою неправоту, или перейдете на личности и будете хамить? Очень интересно.

В Малайзии есть SilTerra, самый продвинутый у них процесс 110нм. Касательно PDK у Микрона - есть такой на 90нм, купили у STmicro. Там всё нормально с моделями.

Если "очень-очень массового", то площадь определяет цену. Если объемы маленькие, то в зависимости от техпроцесса стоимость масок может играть определяющую роль.

До этапа CTS используют set_clock_gate_latency команду для эмуляции задержки на clock_gating ячейки.

set_attribute your_lib/FD1/QN max_fanout 0.0 -type float set_attribute your_lib/FD1/QN max_capacitance 0.0 -type float From SolvNet.

В Синопсисе есть такая же команда get_cells - она возвращает коллекцию. Чтобы получить имена элементов этой коллекции используется команда get_object_name [get_cells ...] Может и в Encounter есть что-то подобное?

Это, да, напрямую лучше не инстанциировать, но нам же нужно pipelined mult, а не простой. Так, что придется как-то это специфицировать.

У Синопсиса есть pipelined DesignWare blocks (попробовать их использовать в RTL): The DesignWare library supports many pipelined arithmetic components. Most of the DesignWare pipelined components have the optimize_registers command in the synthesis model. During synthesis, it enables DC-Ultra's retiming feature to find the optimal register location. The following list of DesignWare components uses the DC-Ultra's retiming feature. DesignWare Building Blocks DW_div_pipe Stallable Pipelined Divider DW02_mult_2_stage Two-Stage Pipelined Multiplier DW02_mult_3_stage Three-Stage Pipelined Multiplier DW02_mult_4_stage Four-Stage Pipelined Multiplier DW02_mult_5_stage Five-Stage Pipelined Multiplier DW02_mult_6_stage Six-Stage Pipelined Multiplier DW_prod_sum_pipe Stallable Pipelined Generalized Sum of Products DW_sqrt_pipe Stallable Pipelined Square Root Либо, в RTL вставлять перед выходными (например) портами дополнительную стадию, и надеяться, что optimize_registers справится с таймингом.

http://www.deepchip.com/items/dac17-04.html Genus RTL synthesis gaining traction vs. DC is #4 of Best of 2017 Сам не сравнивал.

Изначально вопрос не был ограничен отечественными фабриками. Но если интересно про наши фабрики - 90нм Микрон. Кто-нибудь сделал тэйпаут на 65нм на Микроне?

16nm TSMC. У кого меньше? ;)

Спасибо за цифры. А почему сравнивали SS с SSG? Ведь в HPM тоже есть SSG.

Спасибо за результаты. У этих std cell библиотек разная топология? Или только разные .db? Как я понимаю, TT corner у них совпадает (я сравнивал spice модели), а вот SS и FF в HPC придвинуты ближе к TT. Если оценивать частоту по worst corner, то она в HPC должна быть выше. Да и холдов надо будет меньше чинить, из-за меньшего разброса в worst/best углах - меньше delay ячеек вставлять (опять же это даст выигрыш по мощности).

Конечно спрашивал. Но ответы аналогичны презентациям. Они пишут, что SC либа получилась компактнее. Если DRM тот же, то за счет чего выигрыш? Только из-за более быстрых спайс моделей? Если не секрет, сколько выигрыш у вас по таймингу, если сравнивать с HPM?

Здравствуйте, А кто-нибудь перешел (собирается перейти) на TSMC28HPC/HPC+ с какого-нибудь другого TSMC28 процесса? Есть ли выгода в этом? Официальные слайды я читал, интересует ваше мнение. И не совсем понятно, за счет чего получается выигрыш по площади, если design rules такие же.

А можно резюме на oratie2014 СОБАКА yandex ТОЧКА ru

Попробуйте после compile_ultra (насколько я знаю, этот нижеприведенный кривой метод работал на версии 2011; а в 2012 уже появилась полноценная поддержка -spg и в DC и в ICC - я пользуюсь spg без проблем): set_icc_dp_options -icc_executable .../icc_2011.09-SP5/bin/icc_shell start_icc_dp -f icc_dp.tcl exit where the icc_dp.tcl file contains the following command: write_def -output test.def

DC никак не ругался на "compile_ultra -spg" ?

Не всё передается через spg: DC compile_ultra -spg write -format ddc -output aaa.ddc write_floorplan -all aaa.fp ICC import_designs aaa.ddc -format ddc -top aaa -cel aaa read_floorplan aaa.fp place_opt -spg А ещё есть команда restore_spg_placement - это чтобы в ICC до place_opt увидеть размещение, которое сделал DC.

Проверьте, что список библиотек в link_library (*.db) и референсные либы (milkyway) совпадают. И что они те же самые, что были в DC.

Насколько мне известно, FRAM похож на LEF. И ничего, кроме геометрии и типа портов (вход, выход, power или signal ...) там нет, так же, как и в LEF. Только не путайте LEF и DEF. LEF это для описания библиотчных ячеек. А если вам надо передать размещение этих ячеек(или сетку питания, или размещение падов ...) из Encounter в ICC, то нужно использовать def. В DCT для этого есть команда extract_physical_constraints, вы можете открыть layout window в GUI DCT и посмотреть, всё ли передалось через DEF.

Milkyway без GUI, но в пакетном режиме: Milkyway -nogui -load file.name Для создания FRAM view лучше использовать LEF - типа там уже всё прописано, но если LEF кривой (что вряд ли, скорее причина в чем-то другом), то можно сначала загрузить GDS, из него автоматически сделается CEL. А затем уже из CEL командой auExtractBlockagePinVia сделать FRAM. Это нормально. Когда запустите dc-topo нужно будет: open_mw_lib $mw_design_library set_tlu_plus_files -max_tluplus $TLUPLUS_MAX_FILE \ -min_tluplus $TLUPLUS_MIN_FILE \ -tech2itf_map $MAP_FILE check_tlu_plus_files

Да, а потом подключаете эти db через переменные target_library и link_library. Для топо синтеза осталось вытащить геометрию (достаточно только коробочки с пинами и блокеджем по металлу). Это делается путем зачитывания LEF файла на библиотечные ячейки и создания FRAM в Milkyway. Если я не ошибаюсь, сразу после read_lef вы должны увидеть FRAM для каждой ячейки. Затем, с помощью команды set_mw_lib_reference вы подключаете эти созданые Milkyway библиотеки к вашей рабочей либе. Не забудьте ещё прикрутить TLUPlus файлы через set_tlu_plus_files, для RC estimation.

Нужно использовать тул, который так и называется Milkyway (он подготовит библиотеки для дальнейшего использования в ICC). Мануал "Library Data Preparation for IC Compiler User Guide" (icclib.pdf), параграф "Library Preparation Using LEF/DEF". Команда read_lef - её на вход нужно подать технологический lef (из него он сделает и загрузит файл .tf - его потом можно будет выгрузить из библиотеки в ICC командой write_mw_lib_files -technology) и LEF файлы для ячеек (из них он сделает FRAM). Затем, нужно подгрузить GDS файла, чтобы сделать полноценный CEL view - команда read_gds). Это текущий рекомендованный маршрут. Мы же делаем ещё по старому (к тому же, Milkyway .tf файл у нас уже есть, мы его не получаем из LEF): cmCreateLib setFormField "Create Library" "Library Name" "name" setFormField "Create Library" "Technology File Name" "name.tf" setFormField "Create Library" "Set Case Sensitive" "1" formOK "Create Library" read_lef formDefault "Read LEF" setFormField "Read LEF" "Library Name" "name" setFormField "Read LEF" "Cell LEF Files" "name.lef" formOK "Read LEF" dbSetCellPortTypes "name" "name" '( ("VDD" "Power") ("VSS" "Ground") )#f auExtractBlockagePinVia formDefault "Extract Blockage" setFormField "Extract Blockage" "Library Name" "name" setFormField "Extract Blockage" "Cell Name" "name" formOK "Extract Blockage" auStreamIn setFormField "Stream In Data File" "Stream File Name" "name.gds" setFormField "Stream In Data File" "Library Name" "name" formOK "Stream In Data File"

На вход DC-topo можно подавать DEF, а можно синопсисовский floorplan. На выходе, если не использовать ключик -spg, вы не увидите и не сможете передать размещение в PnR тул. Если используете -spg, то размещение сохраняется в DDC и синопсис ICC может восстановит это размещение либо через place_opt -spg либо через restore_spg_placement. Из тех. файлов DCT требует один Milkyway .tf и TLUPlus для RC экстракции. Для всех библиотек должны быть сделаны Milkyway libraries. Основное преимущество -topo, это то, что после него ICC показывает такой же тайминг после реального размещения. Если же использовать WLM, то тайминг практически никак не коррелирует с тем, что получен в ICC. (ну за исключением каких-либо особых случаев). Поэтому, лучше использовать topo в связке с синопсис ICC. Если же вы делаете PnR в Cadence - то тут вопрос.