я в свое время списал у Cypress задержку тактовой частоты на DDR регистре. И это был FX3, соответственно частота 100 MHz, а не 50
-- PCLK output
u0 : entity work.clk_ddio PORT MAP (
aclr => '0',--greset_h,
datain_h => (others => '0'),
datain_l => (others => '1'),
outclock => clk100,
dataout => FX3_PCLK);