Jump to content

    

Nick_K

Свой
  • Content Count

    703
  • Joined

  • Last visited

Community Reputation

0 Обычный

1 Follower

About Nick_K

  • Rank
    Знающий
  • Birthday 08/31/1988

Контакты

  • Сайт
    Array
  • ICQ
    Array

Информация

  • Город
    Array

Recent Profile Visitors

2786 profile views
  1. Спасибо огромное. Мне собственно нужен был этот момент, хотя концепция немного переигралась. Просто не знал можно ли зайти через Лейаут как-то и вообще куда копать. Заскриптовать констрейны - не проблема, просто вылетело что -min/-max на корнеры влияет напрямую.
  2. Worst corner для сетап синтез, всегда наибольшая температура и наименьшее напряжение. То есть ноль вольт земли/смещения и +125 С. Остальніе библиотеки будут полезні в павер анализе или для анализа Холдов, к примеру.
  3. Есть ли у кого-то опыт в подключении и обконстрейнивании к цифровой части ASIC внешнего дискретного компонента (на самом деле нет, но для упрощения понимания аналогия правильная). Интересует конкретно обконстрейнивание входов/выходов в цифру, при условии что где-то в аналоге (analog on top) находится регистр, для которого клоковая распространяется из цифры и возвращается некое значение на входной порт. Длинна линии и ёмкость будет определена после лейаута и должна быть скорректирована перед финальными signoff. Также интересует подтяжка под корнеры, так как снаружи такие же дорожки и возможны промежуточные компоненты-буфферы со своими характеристиками и задание втупую input/output_delay не учитывают этих изменений.
  4. Параметры - да. Но там именно прикол, что были константы, которые пропагировались к флопам только после первого инкрементального синтеза, а до этого были представлены как набор логики с подтяжками к земле или питанию (район конструкции if-else с константными переходами).
  5. Посмотрите на Dialog Semiconductor и их GreenPAK. Там ещё включено немного аналоговых вещей, но логики в целом хватает.
  6. Я тут подумал, и наверное в регулярной логике такое невозможно. У меня была ситуация, когда флопы были неоптимизированы (оптимизация конкретно этого места возможна на более поздних этапах) и подключена в "Сканчейн". После чего уже ничего нельзя оптимизировать
  7. Увы не всегда. Часто появляются конструкции, которые превращаются в комбинаторику или просто константы, которые потом не хотят оптимизироваться. Хотя многое зависит от возможностей и настроек синтезатора. Лучше выделять, чтобы не путать себя, остальных и синтезатор Другое дело, если стандартная конструкция нужна будет, например для проверки всех значений параметров в тестбенче (предварительно сделав его константой). Но тут вопрос можно ли так делать и вообще нужно ли.
  8. В новом PnR нельзя сделать Seed по причине перехода от Алгоритма Имитации Отжига, где seed использовался для начального расположения, к алгоритму Квадратичных Весовых (пружинных) рассчётов, где нет изначального расположения и компоненты плейсятся более лаконично исходя из "веса" каждого соединения. Это скорее догадка, ибо нет доступа к исходникам Вивадо, но вектор развития в этой области у всех одинаковый и возростание вычислительных мощностей непременно приведёт к переходу от первого ко второму. ИМХО - нет. Стратегия лишь меняет значения других настроек глобально и конкретно не отвечает ни за что. А разные настройки я меняю под себя, так как многое зависит от проекта, задач и этапа проектирования. Но вот про фанаут совет дельный - слишком большой фанаут может запросто угробить любой проект. Опять же, любая стратегия на это не влияет никак
  9. Слак, потому что есть источник формирования и приёмник. Частота выходит только как средство измерения слака - "линейка" Увидеть в теории можно, когда изменится источник и сигнал опоздает к приёмнику. Но это происходит не всегда, так как часто uncertainty частоты гуляет в диапазоне и при небольшом слаке один раз может сойтись, а второй раз нет.
  10. Это естественно. Просто из линка и постановке вопроса я предполоджил, что частоту генерирует ПЛИС. Там проще, тем более что вроде как согласование сделано. А вот что генератор может быть внешний, я даже как-то не задумался. Просто на глаз. На самом деле числа мин-макс вычисляются из специфики переключения гейтов на соответствующих портах+ёмкость линий. Число 5% это с огромным запасом, чтобы обеспечить паузу для джиттера и slew rate.
  11. Пол периода -5% для min +5% для max. На таких частотах ничего критического не должно произойти. Если только у Вас память не по витым парам подключена...
  12. Всё верно, потому что вид net'а с которого нужно генерировать клок лоджен иметь вид "net:clk_150", кторый является выхлопом функции [get_nets {clk_150}], а запись вида -name { clk_150 } не является таковой.
  13. Если clk_150 не сгенерировался, тогда нужно посмотреть ворнинг по нему. Иначе придётся топтаться на месте.
  14. А чем он такой корявый то? Я до этого 5 лет проектировал на VHDL. Сейчас уже подходит к концу 5тый год на SV - впечатления отличнейшие, плюс краткость записи и макросы (за них я бы почку отдал в VHDL).
  15. Теперь понятно. Я почему-то решил, что есть внешние соединения где-то. Собственно @des00 уже ответил на вопрос - тул сам справится с подобного рода ограничениями. Разве только у Вас частоты заоблачные под 400МГц, тогда схема не приспособлена к таким задачам абсолютно)