Jump to content

    

Skryppy

Свой
  • Content Count

    92
  • Joined

  • Last visited

Community Reputation

0 Обычный

About Skryppy

  • Rank
    Частый гость
  • Birthday 04/26/1987

Информация

  • Город
    Жуков, Калужская область

Старые поля

  • Vkontakte
    skryppy

Recent Profile Visitors

1258 profile views
  1. По идеи если вы пропишите требования к тактовой частоте, то компилятор итак сделает все что можно, чтобы расхождения в клоках были минимальными и ничего другого писать не надо. Если вам надо сделать клоки в противофазе, то фазу можно менять в mmcm блоках в больших пределах.
  2. Насчет SysML и MBSE не знаю такие инструменты, но описание требований к модели + генерация очень похоже можно сделать и в матлабе. Недавно был на конференции по матлабу, там народ активно рекламировал матлаб как среду в которой можно связать требования + кодогенерацию. Не знаю как это работает на практике (лично я использую матлаб только для моделировая и генерации кода) , но советую посмотреть ролики на похожие темы, может все можно проще решить матлабом не изучая новые языки программирования. Вот примерные ссылки. https://exponenta.ru/products/system-models , https://www.youtube.com/watch?v=J88A35JEcHQ
  3. Если проект большой, то Матлаб must have. Причем запускать модель желательно (если алгоритм цос модели позволяет) с различными параметрами на многоядерном серверном компьютере в параллели (используя циклы parfor и т.д.), тогда будет нормальный выигрыш времени моделирования.
  4. Работаю и с System Generator и в Stateflow делаю сложные автоматы управления, где условия заказчиком добавляются/изменяются по несколько раз в месяц. И как ни странно стабильно все работает в железе. По-моему данные инструменты хоть и сложны в освоении, но ничего экстремального в них нет.
  5. Скачал Saturn. Вот что он мне выдал при настройках по умолчанию Получается 7.1 пс/мм Параметры материалов я уточню у конструкторов, но по крайней мере можно идти к ним с данными. Покажу эти расчеты. Поговорил недавно с одним конструктором, он сказал, что всегда старались сделать дорожки одинаковой длины, никто корректировкой не заморачивался из плисоводов на предприятии.
  6. Впервые слышу об этих программах. Посмотрю информацию, может так проще будет. Плата будет разводиться в P-cad 2006. Попробую смоделировать поведение в программах для разводки.
  7. Спасибо. Я хоть немного разобрался. Проект я уже сделал под конкретные контакты. Все констрейны проекта выполнились. Осталось правильно развести и настроить. Разница задержек для одного банка artix 7 получается до 90 пс. Если что буду настраивать внутри проекта с помощью add_delay и других различных офсетов если будут проблемы.
  8. Нет не задавал. Файл задержек корпуса экспортируется без проекта. Я специально нашел максимальные расхождения в задержках. Понятно, что для проекта сейчас буду закладывать близко стоящие ножки, но тем не менее, если взбредёт в голову использовать именно эти ножки, то так получается?
  9. Подскажите, что-то я запутался. Пусть будем считать, что все дорожки от ПЛИС к АЦП разведут идеально и все длины будут идентичны. Из Vivado экспортировал я файл *.csv с минимальными и максимальными задержками корпуса. Нашел абсолютные значения задержек, получилось: Min trace delay = 46 ps для ножки g12 Max trace delay = 284 ps для ножки ac30. Получается сигнал к контакту G12 должнен быть на 284-46=238 ps дольше, т.е дорожка на 238 ps/7 ps = 34 мм длиннее?
  10. Понятно, спасибо. На всякий случай задам 1 мм. Пусть лучше тяжелей развести, зато подгоном задержек внутри ПЛИС меньше надо будет заниматься.
  11. Здравствуйте. Подскажите какие требования к допустимым отклонениям длины lvds сигналов мне заложить для прибора с ПЛИС. Конструкторы требуют от меня данные. Нашел в интернете формулу, получились такие данные: Шина данных Data1_p, data1_n ... data 9 - частота 420 МГц. 1) Погрешность длины для _p или _n одного сигнала не больше 0,635 мм. 2) длины дорожек для группы сигналов (10 пар сигналов с АЦП, 420 МГц) должны различаться не более 6.35 мм. (Режим работы DDR) Правильно ли я задал данные, или ошибся? Какие примерно должны быть требования к сигналам с такими частотами?
  12. Если не обязательно именно 15 МГц, то возьмите готовый генератор ГК176-ТК (Стандартные частоты: 9,8304 МГц, 10,0 МГц, 12,688375 МГц, 12,8 МГц, 19,2 МГц, 20,0 МГц, 24 МГц, 32 МГц, 33,6 МГц, 40,0 МГц, 50 МГц) и не парьтесь. (или ГК-56)
  13. Может это http://www.ti.com/ww/en/power_management/FPGA/altera.html
  14. Плавающая точка, тип real в hdl не компилируются в железе, они только для тестирования. Но вы можете данные или перевести в формат фиксированной точки, или использовать, как в xilinx, ip блоки для floating point. Недавно была такая тема тут на форуме
  15. Можно написать vhdl тестбенч в котором будут два модуля мастер и слейв и соединить их в этом тестбенче.