Jump to content

    

faa

Свой
  • Content Count

    739
  • Joined

  • Last visited

Everything posted by faa


  1. Постоянно делаем многолистовые схемы. Есть схемы с повторением листов, т.е с повторением частей схемы. На верхнем уровне эти листы подключаем к разным цепям, нетлист формируется правильно, КЗ и пересечений не замечено. По нумерации листов: ЕМНИП, нумерация листов идет по внутренней последовательности, которая определяется таймштампом листа (т.е. временем создания). Причем, номера листа присваивается сразу при создании листа. Может сейчас в ветке master это перепилили - там в программерах появилось много новых лиц и еще больше идей ;) Я сижу на ветке 5.1 - там, КМК, поведение при нумерации листов не изменилось. Т.о. разбивку схемы по листам приходится продумывать до начала рисования. Я обычно на корень кидаю листы в нужной мне последовательности. Если уровней больше двух, то сначала шагаю внутри листа по иерархии. Госту не совсем соответствует (там надо по листу сверху-вниз, слева-направо), но при печати и для понимания схемы, ИМХО, правильнее получается. Т.е. на корне номера листов с пропусками, если на некоторых листах уровней больше одного. Далее заполняю листы, а потом уже соединяю их по иерархии и на корневом. Пример с использованием одного файла схемы для 4 разных листов прикрепил. Пример иерархии листов прикрепил, номера листов сверху вниз. ГОСТ допускает иерархические метки, только сами метки в кикаде не соответствуют ГОСТу. По ГОСТу надо стрелочки, но там есть послабления при машинном черчении. Нормоконтроль не сильно бухтит. Вписать на _окончательной_ схеме номера листов в прямоугольники листов можно текстом. Я там еще пишу текстовку, интересную мне. Пример прикрепил. Не замечал изменение нумерации листов при перетаскивании прямоугольников листов.
  2. И где это написано? ЗЫ: мы их очень давно используем и не знаем об этом ;)
  3. NB6L11 можно, если jitter и skew устроит. По входу может LVPECL, LVDS, CMOS. Если swing нужен больше (пр длинном кабеле или больших потерях в нем), то 10EP89 - у нее до 800мВ, но с джиттером похуже. На приеме балун нужен на трансформаторе типа TC1-1-13 и та же NB6L11. Стыковка LVPECL с LVDS есть в апнотах от OnSemi.
  4. back drill - гуглится сразу. Отвечаю по порядку: Головой разработчиков и глазами. А при выпуске герберов есть соответствующие галочки, если вдруг они (разработчики) пропустили. Вывод в какой файл? pdf нужен? Меню Файл - Печать. Все в цвете и алфавитном порядке имен слоев, слой на страницу. Нет. Для одинаковых каналов схема одна, вернее файл схемы. Листов столько, сколько каналов. Все эти листы с каналами ссылаются на один файл. Можно иерархически. ЗЫ: Есть вполне приличная документация. Стоит прочитать, для начала можно по диагонали. Роликов на youtube полно, некоторые полезно посмотреть.
  5. А по джиттеру, разбегу-повторяемости какие требования?
  6. Года так с 2007 применяем в реальном производстве. Почему на kicad смотрели? Уж очень он был похож на старый-добрый RACAL-REDAC. И под линуксом работал без костылей. ;) Сначала пришлось озаботиться кириллицей, форматками и прочим - чтобы ГОСТу соответствовать и с нормоконтролем бодаться. Добавили, закоммитили. Потом понадобились всякие макросы (повтор операций, выравнивали длин линий в полуручном режиме и т.п.), длины линий в чипе. Реализовали, закоммитили. Потом к разработке подключились умельцы из ЦЕРН и в kicad появились pns-трассировка, автоматическое выравнивание линий по длине, диф.пары, автовыравнивание в диф.паре. Сейчас остро не хватает обратной сверловки для мультигигабитных линий ;) Думаем, как это реализовать без лишних усилий. А то запрос в kicad-сообществе остался без ответа. Примеры наших изделий тут были. Если интересно, могу еще скинуть. В реализованных проектах и 24 слоя есть, и многоканальность, и СВЧ, и скоростные линии и т.д.
  7. В pcbnew правый тулбар, третья сверху кнопка - выбрать, потом на футпринт нажать - покажет все его не разведенные связи.
  8. В настройках есть изменение толщины соединений (kicad 5.1.4). Смотреть тут - Толщина проводника: Нет. Или все или ничего. Но можно по модулям (футпринтам) включать.
  9. Поддержка ГОСТ (форматка) есть в обычном kicad. ГОСТ-сборка (kicad-gost) уже не нужна. Библиотеки (для схемы) нужны с УГО по ГОСТ - тут придется поработать, но кое-что есть на просторах интернета. Перечень элементов можно сделать через kicadbom2spec от К.Барановского.
  10. Вот тут все расписано. Смотреть G1 и S4
  11. После перехода на 2017.4 готовили в ней, а шили в 17.2. Потом перешли на 2018.х. Там тоже были некоторые бубны, но это немного другая история (с шитьем не связано).
  12. ИМНИП, с Vivado 2017.4 были проблемы с шитьем, но нормально шилось 2017.2. Цинки 10, 20 и 45, флешки разные - от N25Q128A (1.8 и 3.3 В) до S25FL512SAGMFIR. С 2018.х проблем не наблюдал (но требует JTAG-режим). Скрипт для генерации fsbl: #!/bin/sh if [ $# -ne 1 ]; then echo "Usage: gen_fsbl.sh <file.tcl>" exit 1 fi hsi18 -mode batch -nolog -nojournal -source $@ rm -rf .Xil # для некоторых версий надо переименовать для порядка - генерят executable.elf # mv ../fsbl/executable.elf ../fsbl/fsbl.elf cp -f ../fsbl/fsbl.elf ../soft/boot/ tcl: set hwdsgn [open_hw_design ../hw/top_d3.hdf] generate_app -hw $hwdsgn -os standalone -proc ps7_cortexa9_0 -app zynq_fsbl -compile -sw fsbl -dir ../fsbl Скрипт для генерации образа и шитья: #!/bin/bash btg18 -image boot.bif -o boot-new.bin -w vpf18 -f boot-new.bin -fsbl fsbl.elf -flash_type qspi_single -blank_check -verify На первый экземпляр проделываем все, потом только шьем vpf18 -f boot-new.bin -fsbl fsbl.elf -flash_type qspi_single -blank_check -verify
  13. Номиналы Rpu велики. См. стр.10-11 DS. И стр. 15-16 для расчета Tplh и Tphl там же. Ну и AN11127 поможет.
  14. Для vivado скрипт есть. с перебором стратегий. Приаттачил. vivado-synthesis-and-implementation-strategies-2018.tcl
  15. Одну из (квадратную) надо сделать SMD - будет нормально обходить.
  16. После большого перерыва попытался слить ГОСТ-ветку с основной. Пришел к выводу, что не осилю. А если и осилю, то это будет очень долго и нудно. Да и надо ли это? Что было в ГОСТ-ветке нужного: 1. вывод перечня по ГОСТ с использованием ОО (ЛО) 2. вывод перечня в старом формате без использования xslt 3. встроенный конвертер pcad2kicadsch п.1 успешно (ИМХО) заменил KicadBom2Spec от К.Барановского п.2 был нужен/удобен/привычен - но не так уж и необходим п.3 с этим пока вопрос - нужна ли эта фича и пользуется ли спросом? Сами сидим на старой версии от марта 2016 (Version: (2016-mar-21 BZR4369 fix merge production-bzr6634)-product, release build) по причине жутких тормозов в более поздних при отрисовке текста в pcbnew - с 24 слоями работать практически невозможно. В ГОСТ-BZR4369 были добавлены: вывод списка цепей с длинами на плате, в чипе, общей и экспорт в файл ; выравнивание длин между диф.парами и в диф.парах. В свежих выравнивание дифпар и в дифпарах есть. Патч для списка цепей в основную ветку отправлялся, но почил почему-то в бозе. Проект закончен, успешно сдан в серию - на новых проектах будем пробовать свежую версию, может там с отрисовкой лучше. Продолжать тянуть ГОСТ-ветку особого смысла не вижу и предлагаю ее закрыть/заморозить. Всех заинтересованных прошу высказать свое мнение по этому поводу.
  17. А в какой доке написано про 8нс у IQCM-110? Я в OCXO Specification IQCM-110 нашел только это:
  18. Нормально шил в 2017.2. Далее (по 18.1 включительно) все отказывались. В 2018.2 починили - прошивает, но стала разговорчивее :).
  19. sg_config живет тут <куда ставили vivado>/Vivado/2018.1/bin/unwrapped/lnx64.o
  20. Тогда вопросы: какая ОС, есть ли в списке поддерживаемых (и Matlab и Vivado) версия Matlab версия Vivado Куда и как поставлены Matlab и Vivado? Про ключи/лицензии пока не надо :)
  21. :bb-offtopic: РКН совсем гугл забанил? :laughing: Вопрос. Первая же ссылка.
  22. Конфигуратор ядра идет с ядром. А какое ядро в петалинухе и есть ли там этот драйвер - хз. Мы не пользуемся петалинухом, поэтому что там и как - только в общих чертах. А официальное ядро от Xilinx тут.
  23. Копать документацию в сторону ядра, модулей, кросс-компиляции и т.д. - но, похоже, тут ликбез нужен. И, видимо, с 0. ЗЫ: для длинных исходных текстов на этом форуме есть отдельный "codebox"
  24. :bb-offtopic: Ваши слова да начальству бы в уши :) По делу: поищите статейку "FPGA implementation of a 32k accumulating FFT with 2-Gs/s throughput". Она от 2005 года, но, ИМХО, актуальна. Там на V2Pro и V4. А сейчас ПЛИС намного "веселее", есть где развернуться ;)
  25. 16 каналов, 4 АЦП по 4 канала, квадратуры в цифре с децимацией на 4 (на 3 не пролезли по памяти). ПЛИС одна. Память: 4 контроллера DDR3-1600 - 32х, 64х, 64х, 32х; HMC - полтора линка (х8 - слева, х16 - справа ПЛИС). Наружу: PCIe Gen3 ext x8, PCIe Gen3 ext x4, HMC - два линка х16, serdes - два линка х4 (один слева, другой справа ПЛИС). Как-то так. Контроллеры DDR3 - физика из MIG, логика своя. За 6,5 мкс пишет/читает 256 отсчетов по всем каналам, регенерация, калибровка VT. Перекрытие 25%, в первый буфер пишем 192 отсчета, читаем 256. Из шишек: замирание PCIe, при пиковой (расчетной) для Gen3 x8 более 6ГБ/сек (даже при TLP128) для 4.8ГБ/сек имели некоторые неудобства. Пришлось городить эластик-буфер и резать лишнее ;). Скорость DDR3 можно поднять (ПЛИС позволяет), тогда проходит и децимация на 3,5. ЗЫ: На общие вопросы могу здесь ответить, подробности - лучше в личку.