[Uladzimir 68]

Есть. Запросите расчет у производителя ПП и он даст все, включая оценку стоимости.

Но у меня такое подозрение, что вы просто проводите обзор, что есть.

Мне приходилось работать с приведенным стеком, таким же на 10 и 12 слоев.

Но я был против. Всегда пара слоев а то и больше можно было убрать.

[PCBtech 0]

А в каких комбинациях это возможно делать?

 

А для какого конкретно материала?

[Rex 0]

kstk

Сейчас трассирую примерно такую же плату как и у вас (2 BGA 1136 pitch 1 mm, 2 DDR3, MTG), используемая структура - в прикрепленном файле.

Волновое - 50 Ом при ширине в 0.15мм Вполне достаточно 4-го класса (за исключением дифф.пар), ПО 0.3/0.55 мм Толщины 200 микрон - это core, 180 микрон - prepreg.

 

При желании пару плэйновских слоев можно срезать.

[Костян 0]

На какие грабли можно налететь если совместить PWR1, PWR2, PWR3 след. образом

 

Sig - GND - Sig - GND- ... - Sig - PWR1 - PWR2 - PWR3 - Sig

 

Насколько сильно будут влиять друг на друга PWR ?

[cioma 0]

Зависит от того что от этих PWR питается, от толщины диэлектрика между ними и от площади перекрытия.

[Костян 0]

Зависит от того что от этих PWR питается, от толщины диэлектрика между ними и от площади перекрытия.

pwr в данном случае ядро , порты, драйверы приемо/передатчиков, аналоговое питание и т.д (плата цифро-аналоговая ). Суммарные расчетный ток, потребляемый платой, порядка 3 А.

Толщина диэлектрика - 130..150 мкм .

Теоретически, насколько я понимаю, питающие напряжения через паразитную индуктивность будут наводить шумы друг на друга. Вопрос лишь насколько большие ?

 

Как альтернативу рассматриваю след. стек, где pwr чередуется с gnd

 

 

 

 

[cioma 0]

Ну и через паразитную ёмкость тоже ;)

 

Думается лучше сделать симметричный стэкап, причем пары слoёв земли-питания для быстрой цифры лучше расположить поближе к стороне на которой будут располагаться потребители (например ядро ПЛИС). Это несколько уменьшит индуктивность переходных отверстий для земли-питания. Ну и все внутренние сигнальные - по возможности stripline.

[Костян 0]

спасибо, Артем.

[Костян 0]

Допустим есть стек

 

sig1

gnd

vcc1

gnd

vcc2

sig2

 

Пойдет ли возвратный ток сигнала, находящегося на sig2 через vcc2 , если драйвер данного сигнала питается от плэйна vcc1 ?

[cioma 0]

Ток течет по пути наименьшего импеданса. Значит для цифровых сигналов с крутыми фронтами (т.е. с широкой полосой) основная часть тока течет по пути наименьшей индуктивности. Для сигнала на слое sig2 таким путём является слой vcc2 (а вернее узкая полоса непосредственно под сигнальной трассой). И только возле драйвера возвратный ток должен будет перейти с vcc1 на vcc2. Из этого следует что нужно слои vcc1 и vcc2 связать по ВЧ, иначе цепь будет излучать. Ставить конденсатор в непосредственной близости от перехода между двумя питаниями как то не очень хочется, поэтому лучше в стекапе поменять местами vcc2 и gnd2 и прошить gnd1 и gnd2 переходными, особенно в близости от места, где сигнал меняет опорный слой.

Получим стэкап:

sig1

gnd1

vcc1

vcc2

gnd2

sig2

 

Конечно, vcc1 и vcc2 будут иметь определённую ёмкостную связь, в зависимости от толщины диэлектрика между ними, и нужно смотреть не вызовет ли это проблем, например, в аналоговой части.

 

 

[mikad 0]

Здравствуйте уважаемые. Может быть не в тему, но меня интересует вопрос,по поводу расположение плейнов GND, в структуре слоёв.

Вот пример стандартного стека-

1 TOP

2 GND

3 PWR

... n-е кол-во слоёв.

10 PWR

11 GND

12 Bott

 

Или например так

1 TOP

2 GND

3 PWR

... n-е кол-во слоёв.

10 GND

11 PWR

12 Bott

 

Понятно , что слои питания PWR и GND должны быть парными и идти подряд, чем ближе тем лучше.

 

Интересует вопрос ,может ли слой PWR идти сразу после TOPа, или после Bottomа

т. е. структура будет такой

 

1 TOP

2 PWR

3 GND

... n-е кол-во слоёв.

10 GND

11 PWR

12Bott

 

Возможно землю заливают во втором слое, для того чтобы наводки из внешнего мира не проходили внутрь платы, но ведь никто не мешает залить TOP и Bottom землёй. И полностью залитый слой PWR тоже не пропустит наводок.

 

Желание сделать именно так возникло из-за того ,что все цепи с контролируемым импедансом проходят в 4 слое (относительно Top) и в 4 слое (относительно Bottom), соответственно нужно иметь хорошую опору для них( не разрезанную цепями питания)

[vitan 2]

Желание сделать именно так возникло из-за того ,что все цепи с контролируемым импедансом проходят в 4 слое (относительно Top) и в 4 слое (относительно Bottom), соответственно нужно иметь хорошую опору для них( не разрезанную цепями питания)

А вот так не хотите?

1. Top

2. GND

3. In2

4. In3

5. GND

6. PWR

7. etc

[mikad 0]

А вот так не хотите?

1. Top

2. GND

3. In2

4. In3

5. GND

6. PWR

7. etc

Для трассировки внутренних слоёв это ,конечно, хорошо, но слой питания я не могу просто выкинуть, Питания достаточно много на плате.

PS: Интересует логика, почему земля идёт второй на плате. формально она ничем не отличается от PWR, кроме полярности.

[vitan 2]

Для трассировки внутренних слоёв это ,конечно, хорошо, но слой питания я не могу просто выкинуть, Питания достаточно много на плате.

Ну можно же продолжить так:

7. PWR2

8. GND

9. etc

Вы же сами привели аж 12 слоев, неужели туда не вместить питания?

 

PS: Интересует логика, почему земля идёт второй на плате. формально она ничем не отличается от PWR, кроме полярности.

Ну вот как раз чтобы были опорные слои для контроля импеданса. Для топа и In1 это слой 2. GND.

Для четвертого, как Вам и хотелось, это - 5. GND.

[mikad 0]

Вот стек, который я имел в виду.

Слой PWR пока пустой.

14 номиналов напр. питания.

Возможно придётся дублировать питание ядра. (Так сделано в КИТе)

Изменено 12 ноября, 2010 пользователем mikad