[siargy 6]

Siargy, а как вставлять как вложенные? Вы пишите : "в него вставляете как вложенные все остальные" но я не нахожу такой функциональности:(

Place>SheetSymbol - потом в свойствах указываете файл

 

2Владимир: Я не особо эксперементировал, как-то так сделал, и все получилось.

Может это не очень правильно и не самый удачный вариант, но меня пока устраивает.

Буду изучать дальше :smile3046:

[Буратино 0]

Place>SheetSymbol - потом в свойствах указываете файл

 

Я так и делаю ,но в дереве проекта, "подчиненные" не смещаются под главного!

 

Немного запутался. Вот правильно ли я переношу на другой лист схемы порты питания +3.3V/-3.3V?

Дело в том, что на главном листе проекта видна только шина BUS_ADC!

[Uladzimir 68]

порты питания +3.3V/-3.3V

Они у Вас глобальные (Power Port) и не зависимо от настроек проекта, вложенности листов и т.п., определяются для всех листов проекта

 

2Владимир: Я не особо эксперементировал, как-то так сделал, и все получилось.

Может это не очень правильно и не самый удачный вариант, но меня пока устраивает.

Буду изучать дальше :smile3046:

Большинство моих зарубежных знакомых, только так и используют. Так что вы не едины в этом

[Буратино 0]

Хочу поделиться с вами техникой "именования" выводов для больших микросхем.

Буквально вчера решил использовать в своем учебном проекте микросхему статического ОЗУ K6X8008C2B. Это "1Mx8 bit Low Power full CMOS Static RAM". Микросхема имеет 44 вывода и доступна в корпусе SOP

 

Я создал заготовку УГО (условное граф. обозначение) потом через "Find Similar.." "выбрал" все пины, далее скопировал из даташита имена выводов в буфер и в "SCHLIB List" вставил в колонку с именами.

 

[Uladzimir 68]

Хочу поделиться с вами техникой "именования" выводов для больших микросхем.

Буквально вчера решил использовать в своем учебном проекте микросхему статического ОЗУ K6X8008C2B. Это "1Mx8 bit Low Power full CMOS Static RAM". Микросхема имеет 44 вывода и доступна в корпусе SOP

 

Я создал заготовку УГО (условное граф. обозначение) потом через "Find Similar.." "выбрал" все пины, далее скопировал из даташита имена выводов в буфер и в "SCHLIB List" вставил в колонку с именами.

 

Это не ново. Я уж писал года 4 назад об этом. Да и обсуждали здесь.

Фича очень удобная. Жаль не все PDF дают возможность копирования.

Иногда пинов много и они листов этак на 10-- простым копированием из PDF не катит--только по частям.

Там проще в ехсел перевести и оптом с 1000 ног ввести :)

[Буратино 0]

Конечно через екселку нужно, ведь в моем примере, вторая половины пинов микросхемы расположена по порядку снизу вверх и приходится транспонировать порядок следования имен. И грузил я в Lister всю колонку сразу. Цикава така штукенция, есть пара идеек:)

Изменено 21 сентября, 2010 пользователем Буратино

[Буратино 0]

Жгуты уж сильно экзотично выглядят, и далеки от ГОСТофф

 

Нарисовал шину как в пикаде, подоткнул проводники и расставил метки цепей. АД не ругался и на плату все перенес

Создаете верхний лист, в него вставляете как вложенные все остальные, настраиваете в проект_оптион глобальные цепи

 

Читал что так вроде неправильно, а почему так и не понятно

 

1. Подскажите, где именно в в "проект_оптион" глобальные цепи настраивать/задавать?

2. Почему даже в проектах из примеров при компиляции получаю вот такие ошибки:

 

 

 

[Uladzimir 68]

1. У совсем не ищем, чужого не читаем. Уж оскомину набило

Project/Project option/Option

2 Тамже снимите галки присваивания имен по SheetEntry

[Буратино 0]

1. У совсем не ищем, чужого не читаем. Уж оскомину набило

Project/Project option/Option

2 Тамже снимите галки присваивания имен по SheetEntry

 

Согласен - лентяй:(

 

Владимир, не ругайтесь пожалуйста сильно, но вот че оно ругается на Duplicate Net Names? Все листы кроме корневого исправил, и теперь ошибок в них нет (только предупреждения), а на главном листе вот такая бяка:

[Uladzimir 68]

Ну так у вас стоит флаг Sheet Entry давать имена цепям.

У вас где то на другом листе стоит одно имя.

О но же на этом листе через здесь Sheet Entry присваеватся трижды.

Итого 4 раза, о чем Вам сообщает.

 

Или уберите флаг, или не проверяйте на это,или переведите в рязряд "Зелененьких"

[Буратино 0]

Владимир, Спасибо за помощь!

 

Когда я открываю Альтиум, то все проекты в панели Projects оказываются открыты. Меня такой вариант не очень устраивает, так как приходится их все закрывать. Беглый осмотр меню никакого конструктива не привнес в решение это проблемы, может быть то-то подскажет? Спасибо!

Изменено 27 сентября, 2010 пользователем Буратино

[Krys 2]

меню DXP - Preferences - System - General, галочка Reopen Last Workspace

меню DXP - Preferences - System - View, галочка Restore Open Documents

[Буратино 0]

меню DXP - Preferences - System - General, галочка Reopen Last Workspace

меню DXP - Preferences - System - View, галочка Restore Open Documents

 

Это не то! Речь идет о том ,чтобы не нужно было каждый раз при открытии Альтиума, сворачивать не нужные в текущий момент проекты. Они мешают и приходится кликать на каждом проекте в рабочей области, а только потом приступать к работе.

[Krys 2]

Это то, другого нет. Может, неправильно отрабатывает действие. А может, я не понимаю, что Вы хотите. Правда, я не понял. Объясните, пожалуйста, подробнее. У меня никакой проблемы с этим не возникало.

[Буратино 0]

Это то, другого нет. Может, неправильно отрабатывает действие. А может, я не понимаю, что Вы хотите. Правда, я не понял. Объясните, пожалуйста, подробнее. У меня никакой проблемы с этим не возникало.

 

После загрузки Альтиума, все проекты в рабочей области оказываются открытыми! В независимости от того были ли они открыты или нет в предыдущем сеансе работы с программой.

 

 

Скажите, как правильно вести проводники к шинам?

Вот у меня допустим есть две группы микросхем с одной и с другой стороны шины, что сначала входы на шину прокладывать? проводники подводить? Длина входов на шину меняется только кратно целым числам?

Спасибо!

Изменено 28 сентября, 2010 пользователем Буратино