Jump to content
    

Стоимость разработки и производства сопроцессора

Как раз в доке всё правильно. Именно от количества переключающихся вентилей ток и будет зависеть. Сквозняк ведь тоже только в момент переключения происходит. А остальное - только утечки (это некоторая константа в уравнении типа

Icc = Iут + Iпереключающегося вентиля х N переключающихся вентилей.

А где тут тогда ток перезаряда затвора? Ведь сказали же, что основной динамический ток идет на перезаряд затворов, т.е. сами вентили могут и не переключаться, но емкость затвора все равно у них перезаряжается.

 

Вот пример. Пусть есть 1000 ячеек, на входы которых подан сигнал с переключающегося вентиля, но вентиля в ячейках не перелючаются - скажем, сигнал разрешения нективен. При этом емкости затворов перезаряжаются. И вариант, когда ячейки перелючаются (сигнал разрешения активен) - т.е. плюс еще и сквозняки появляются. Какая составляющая динамического тока доминирует - от перезаряда емкостей затворов или от свозняков? Или это от технологии зависит?

Share this post


Link to post
Share on other sites

А где тут тогда ток перезаряда затвора? Ведь сказали же, что основной динамический ток идет на перезаряд затворов, т.е. сами вентили могут и не переключаться, но емкость затвора все равно у них перезаряжается.

 

Вот пример. Пусть есть 1000 ячеек, на входы которых подан сигнал с переключающегося вентиля, но вентиля в ячейках не перелючаются - скажем, сигнал разрешения нективен. При этом емкости затворов перезаряжаются. И вариант, когда ячейки перелючаются (сигнал разрешения активен) - т.е. плюс еще и сквозняки появляются. Какая составляющая динамического тока доминирует - от перезаряда емкостей затворов или от свозняков? Или это от технологии зависит?

Зависит. Но, в принципе, Вы правильно заметили, что перезаряд входа ячейки не обязательно сопутствует сквозным токам этой ячейки. Ну хорошо, давайте "разложим по полочкам".

 

Ток потребления складывается из:

- Ток перезаряда затворов переключающихся ячеек + сквозной ток этих ячеек

- Ток перезаряда затворов НЕ переключающихся ячеек, но подключенных входами к меняющемуся сигналу. При этом, у них не обязательно возникает сквозной ток (например, у двухвходовок)

- Ток перезаряда соединительных шин

- Ток перезаряда выходной емкости переключающихся ячеек

- Ток перезаряда паразитных ёмкостей внутри ячеек

- Ток перезаряда паразитных емкостей вне ячеек

- Ток перезаряда защитных узлов схем и ячеек

- Ток перезаряда ПАДов и соединительных проводников чипа

- Токи утечек как ячеек, так и спец. узлов, трасс

 

Практически получается, что основной ток дает перезаряд затворов.

Остальные токи меньше в разы, на порядок, и более, каждого типа.

 

Сквозной ток ячеек, как я писал ранее, можно значительно минимизировать.

Так что, потребление зависит и от технологии, и от схемотехники, и от топологии. От всего.

Share this post


Link to post
Share on other sites

хороший сопроцессор с одинарной точностью - видяха, читать gpgpu - и не надо мучаться

8900 радеон переделка с нуля стоила примерно 8 млн не рублей во времена Словена и Росса

Чип в указанных сериях будет ... на 50 млн транзюков... по 65 - гдето около 15 уе в сотнях тыс, если Вы с улицы зашли

Share this post


Link to post
Share on other sites

Здравствуйте Уважаемые Эксперты,

Не стал открывать новую тему, поскольку вопрос очень похож на тот, который здесь обсуждается...

 

Передо мной поставили задачу оценить стоимость разработки и производства ASIC проекта (фрагменты которого проверены в FPGA) и организовать его производство, если это будет экономически целесообразно

 

Проект состоит из:

1) 512 одинаковых модулей, размер каждого около 130KGates (520 тыс. транзисторов) (Оценка производилась в TSMC 90nm (slow.lib), взятой из закромов. При расчете площади использовались флип-флопы с логикой сканирования)

2) Простого модуля координирующего их работу (его размер несущественен)

3) Около 64 Pads (или даже меньше)

4) PLL (пока нет, но как я понимаю, без нее не обойтись т.к. надо от куда-то получить Clock - около 700MHz)

5) В проекте нет аналоговых модулей

6) В проекте не используются модули памяти

7) Ориентировочно - один Clock домен

Ориентировочно, партия может составить около 20000 чипов (в течение 2-х лет)

 

Уважаемые эксперты,

1) Первым возникает вопрос, а в какой технологии будет возможно реализовать проект

По самым грубым оценкам размер проекта 130KGates*512=67MGates + 15% (приблизительное увеличение площади после разводки) = 77MGates + площадь PLL + площадь PADs= ???

(Подскажите приблизительный размер PLL)

Предполагаю, что для TSMC 65nm GP площадь кристалла будет около 110 мм2

Как я понимаю, что чем выше площадь, тем меньше процент выхода годных микросхем

При использовании технологий 55nm, 45nm площадь будет меньше, но сильно возрастет стоимость фотошаблонов.

Возможно, для столь большой микросхемы будут проблемы с питанием и тепловыделением

Как можно оценить потребление питания микросхемы? Может лучше использовать LP библиотеку?

Какую технологию вы считаете наиболее целесообразной для партии около 20000 чипов?

 

2) Помогите оценить стоимость производства (для технологии, которую вы посоветуете)

Сколько будут стоить NRE, а сколько последующее производство одного чипа (включая тестирование, корпусирование...)

(Понимаю, что точную информацию может предоставить только производитель, но очень хотелось бы знать приблизительный порядок)

 

3) Подскажите, имеет ли смысл воспользоваться сервисом CyberShuttle или Multi-Layer Mask?

Сколько микросхем они предоставят, и в какую сумму это выльется

Подскажите, в чем суть MLM, за счет чего получается выигрыш в себестоимости?

 

4) Сколько может стоить PLL? Приблизительный порядок?

Какая обычная практика покупки IP? Платят один раз за право ее использования в неограниченном числе проектов или можно платить роялти за каждый чип?

 

5) Поскольку нет ни опыта, ни знаний в физическом дизайне (Floorplanning, Placement, Routing...), то это будет заказываться у сторонней фирмы.

Подскажите, как оценить, какой фирме можно доверить подготовку проекта к Tapeout, на что обращать внимание? На количество успешно реализованных чипов и использованные технологии? Как можно проверить слова фирмы, что у них действительно имеется такой опыт, не скрывают ли они, что чип ожил, например, после десятого tapeout

Если вы знаете хорошие, надежные фирмы, с которыми вы работали или работал кто из знакомых - подскажите, пожалуйста.

 

6) Подскажите порядок цен на подобные услуги, да, я понимаю, что все сильно зависит от проекта, от фирмы ее предоставляющей, но я предполагаю, что разброс цен не в десятки раз (10K$, 100K$, 1M$ ...)

 

7) Подскажите, как обычно происходит взаимодействие с фирмой осуществляющей физический дизайн?

Правильно я понимаю, что этой фирме надо предоставить полностью готовый netlist (включающий DFT, clock tree), а фирма возвращает .sdf и ... (хорошо бы знать, что они отдают)

С моей стороны проводится Gate-level моделирование с использованием .sdf, STA и после нескольких итераций получается окончательный проект

Уточните, пожалуйста, что я должен предоставить фирме и что она должна предоставить мне обратно?

 

8) Чип получается очень большой, а цена ошибки крайне велика, поэтому большую часть логического дизайна хочется отдать той же фирме, которая будет заниматься физическим дизайном (или возможно другой)

Подскажите, как грамотнее разбить задачу между мной и фирмой.

В любом случае я обязан предоставить RTL, Testbench, Testcases, скрипты синтеза модулей (поскольку откуда фирме знать, что является false path, каковы задержки, ...)

Но я не смогу предоставить окончательный RTL, я беспокоюсь за надежность RESET, за правильность использования Clock (генерация Clock, деление Clock), за подключение тестовых шин (чтобы была возможность изучения проблем функционирования устройства после Tapeout), за создание (или подключение) логики сканирования Pads (чтобы можно было определять неприпаянные к плате ножки). Еще надо будет добавить spare gates, чтобы было из чего исправлять возможные ошибки на следующих Tapeout

 

Я понимаю, что очень трудно что-либо советовать, не зная проект в деталях, не зная стиль работы компании, которая будет этим заниматься, но вдруг существуют некоторые стандартные подходы

 

9) Как вы думаете, каким может быть порядок цен на подобные услуги (понимаю, что почти невозможно оценить то, что само по себе не определено), но как вы думаете, начиная с какой суммы, фирма может заинтересоваться в такой работе.

 

10) Подскажите, каким образом построено взаимодействие TSMC с клиентами

Например, я хочу узнать их цены, что мне следует сделать?

На сайте TSMC приводится контактная информация только для того, чтобы стать клиентом

Наверно, кто-нибудь из вас является клиентом TSMC, подскажите, какие документы я должен предоставить TSMC чтобы наша компания им стала (я сомневаюсь, что TSMC делает клиентами первого встречного, тем более из России)

Правильно я понимаю, что цены могут узнать только их клиенты?

 

11) Мне кажется, что в России не так много фирм, предлагающих услуги физического дизайна и имеющих опыт работы с технологиями 65nm и меньше. Поэтому, скорее всего надо будет искать партнеров среди зарубежных фирм.

Я слышал, что многие зарубежные фирмы не особо хотят работать с российскими клиентами

Если у вас есть такой опыт, подскажите, каких ошибок лучше избегать?

Предоставляли ли вы потенциальным партнерам Company Profile с информацией о производимой продукции, ключевых заказчиках, руководстве, финансовой отчетности, сертификатах и т.д.? (такого документа пока нет, вопрос в том, надо ли его подготовить?)

Этот проект будет опираться на знания и опыт фирмы-партнера, поэтому хотелось бы, чтобы они не отмахнулись от письма, как от спама

 

Чем глубже вникаешь в проблему, тем больше возникает вопросов

Уважаемые эксперты, буду благодарен за любые советы.

 

 

PS: Если, вдруг, есть фирмы готовые к сотрудничеству - пишите на почту. Интересуют как логический, так и физический дизайн.

Особенно интересно сотрудничество с фирмами, находящимися в Петербурге

Share this post


Link to post
Share on other sites

...

Чем глубже вникаешь в проблему, тем больше возникает вопросов

....

Поэтому, и возникает резонность в таком ходе:

нанять грамотного ASIC-дизайнера (или фирму, но это более затратно) для решения всех этих предварительных вопросов.

А именно:

1. Анализ Вашего проекта, оценка возможности его минимизации и унификации модулей.

2. Выбор техмаршрута. Взаимодействие с ФАБом, получение-покупка библиотек и IP-модулей (или их разработка под задачу самостоятельно). Оценка ТЭ показателей. (Площадей, скоростей, мощностей, стоимостей и т.п.)

3. Разработка ТЗ, планов-сроков, объемов работ и кол-ва необходимых сотрудников.

4. Выбор фирмы-исполнителя, заключение договора и т.п.

 

На этот этап уйдет примерно 2-4 человеко-месяца.

 

Вот тогда, в итоге, вопросов останется совсем мало. :)

 

ПС. А фирм, готовых "похвастаться" разработкой чипа с 300 млн. транзисторов, и в мире по пальцам пересчитать можно.

Даже с аппаратной частью этого проекта будут "неожиданные" трудности. На каком компе проводить верификацию в разумные сроки, например?

Share this post


Link to post
Share on other sites

ПС. А фирм, готовых "похвастаться" разработкой чипа с 300 млн. транзисторов, и в мире по пальцам пересчитать можно.

Даже с аппаратной частью этого проекта будут "неожиданные" трудности. На каком компе проводить верификацию в разумные сроки, например?

Спасибо, что отрезвили мои ожидания

Я подозревал, что будут проблемы с чрезмерной сложностью проекта

 

А до какой степени надо уменьшить сложность проекта, чтобы он выглядел реализуемым

Эта тема начиналась с обсуждения сопроцессора на 50 млн. транзисторов. Это разумная сложность?

До какой степени надо оптимизировать дизайн и урезать "неважную" функциональность?

 

Поэтому, и возникает резонность в таком ходе:

нанять грамотного ASIC-дизайнера (или фирму, но это более затратно) для решения всех этих предварительных вопросов.

Полностью согласен, что грамотный ASIC дизайнер решит эту задачу эффективнее и быстрее, но руководство сейчас стоит на распутье, а надо ли им это вообще. Реально ли сделать такой чип в принципе? Надо ли умерить аппетиты и урезать половину функциональности?

Мне в любом случае надо будет произвести самые общие расчеты

 

1. Анализ Вашего проекта, оценка возможности его минимизации и унификации модулей.

Если делать все грамотно, то конечно надо начинать с анализа проекта и минимизации, но реальность такова что начальство хочет БЫСТРОГО ответа, стоит ли игра свеч или нет. Дизайн написан другим человеком и на данный момент я фактически в нем не разбирался. По быстрым оценкам проект соптимизируется и по площади и по быстродействию, но на все нужно время.

 

Спасибо :)

Share this post


Link to post
Share on other sites

Спасибо, что отрезвили мои ожидания

Я подозревал, что будут проблемы с чрезмерной сложностью проекта

Проблемы после некоторого уровня сложности уже не увеличиваются. :)

 

А до какой степени надо уменьшить сложность проекта, чтобы он выглядел реализуемым

Эта тема начиналась с обсуждения сопроцессора на 50 млн. транзисторов. Это разумная сложность?

До какой степени надо оптимизировать дизайн и урезать "неважную" функциональность?

Пмсм, надо идти от размера кристалла. Меньше 100 мм кв. - нормально еще. В Вашем случае, например, вызывает сомнения объем модуля в полмиллиона транзисторов, в котором нет никакой памяти. Что-то странно большое для "прямого" алгоритма вычисления.

 

 

Полностью согласен, что грамотный ASIC дизайнер решит эту задачу эффективнее и быстрее, но руководство сейчас стоит на распутье, а надо ли им это вообще. Реально ли сделать такой чип в принципе? Надо ли умерить аппетиты и урезать половину функциональности?

Мне в любом случае надо будет произвести самые общие расчеты

 

Если делать все грамотно, то конечно надо начинать с анализа проекта и минимизации, но реальность такова что начальство хочет БЫСТРОГО ответа, стоит ли игра свеч или нет. Дизайн написан другим человеком и на данный момент я фактически в нем не разбирался. По быстрым оценкам проект соптимизируется и по площади и по быстродействию, но на все нужно время.

 

Ну, если настаиваете, то ответ такой (плюс-минус километр):

- срок выполнения всего ОКР до 3-4 лет;

- стоимость порядка (5-10) миллионов $.

 

Более точного ответа Вы здесь вряд ли получите, см. мой предыдущий пост.

Так как такой уточнённый ответ является результатом работы, стоящей несколько сот тысяч руб. (Хотя, чудеса случаются, конечно).

 

Если согласны на 1е7$, то я готов подумать о сборе команды классных спецов, и об отпуске за свой счет на 3 года на работе. :)

Share this post


Link to post
Share on other sites

Как я понимаю, что чем выше площадь, тем меньше процент выхода годных микросхем

 

Позволю себе дилетантскую вставку: имело бы смысл уметь отключать битые блоки от питания и не раздавать на них задачи, тогда у вас будет 95-99% годных чипов, в каждом 490-500 рабочих блоков :-)

 

Если скорость обмена данными у вас похоже небольшая, возможно будет выгоднее иметь меньше выводов, но с максимальной возможной по техпроцессу скоростью, и сэкономить на падах (и корпусировке).

Share this post


Link to post
Share on other sites

В Вашем случае, например, вызывает сомнения объем модуля в полмиллиона транзисторов, в котором нет никакой памяти. Что-то странно большое для "прямого" алгоритма вычисления.

Все очень просто, это не реальный, а только оценочный дизайн, только для того, чтобы оценить предположительную максимальную стоимость.

Проект находится на самой начальной стадии, RTL написан под FPGA и не оптимизирован под ASIC. Блоки памяти присутствуют, но они заданы неявно. FPGA синтезатор их автоматически выделяет из RTL, а для ASIC это надо делать вручную.

В текущей (неоптимизированной) реализации имеется несколько небольших блоков памяти и они реализованы на регистрах (поскольку они маленькие, то не дадут значительной экономии площади в ASIC)

Ну, если настаиваете, то ответ такой (плюс-минус километр):

- срок выполнения всего ОКР до 3-4 лет;

Спасибо за Вашу оценку, правильно я понимаю, что оценка включает логический дизайн, физический дизайн и производство? (т.е. то, что происходит после получения чипа, не включалось)

Как я понимаю, на изготовление пластин уходит в пределах 6-7 недель (по данным MOSIS, но с оговоркой, для 0.13) + корпусирование и тестирование (по моим предположениям) не более 1 месяца

Итого производство первых образцов - 3 месяца

Если предусматривать 2 Tapeout, то дополнительно 2 месяца (изменение масок металлизации)

Я сомневаюсь, что солидная компания будет производить физический дизайн более 6 месяцев (с учетом моделирования и проверки возможных violations) + 1 месяц на ECO для второго Tapeout

Итого: физический дизайн и производство - 1 год (и это с очень хорошим запасом)

Правильно я понимаю, что на логический дизайн вы зарезервировали 2-3 года?

Или я ошибся в расчетах?

- стоимость порядка (5-10) миллионов $.

Правильно я понимаю, что ваша оценка сделана для партии 20000 чипов и включает как NRE, так и стоимость серийного производства?

NRE будет состоять из

а) стоимости логического дизайна

б) стоимости физического дизайна

в) стоимости IP (PLL)

г) стоимости лицензий на ПО (будет включаться в стоимость логического и физического дизайнов)

д) стоимости изготовления масок

 

Стоимость серийного производства будет определяться

а) стоимостью изготовления пластины

б) стоимость тестирования и корпусирования

 

Если обобщить написанное ранее другими участниками обсуждений

Смотря что, PLL в районе сотен тысяч.

Чтобы *изготовить* (плата фабу) первую партию нужно в районе миллиона долларов (на 65nm процессе).

Дано: 50 млн транзичторов

 

это примерно 140 мм2 по технологии 0.13

или примерно 60 мм2 по технологии 0.09

 

Выпуск на 300 мм пластине

 

На одной пластине по 0.13 будет примерно 400 кристаллов

по 0.09 будет примерно 1000 кристаллов.

 

Некая гипотетическая оценка стоимости одной пластины в массовом производстве (тут сложно сказать, так как при массовом заказе фабы обсуждают с каждым заказчиком это отдельно и общего прайса нет) но примерно будет оно стоить не менее 5000$ за пластину.

 

Итого стоимость кристалла по 0.13 будет 12$, по 0.09 будет 5$.

 

Далее тестирование (тест-хаус стоит примерно 20 000$ за час) минимум 0.5 секунды на кристалл (поставить/снять) т.е. тестирование одного чипа еще 2.5$.

 

Далее корпусирование 1 цент за вывод. Если у Вас 500 выводов, то еще 5$.

 

Тестирование в корпусе минимум 1 сек. т.е. еще 5$

 

Итого получаем, что по 0.13 готовая микросхема будет стоить 12+2.5+5+5 = 25.5$

по 0.09 будет стоить 5+2.5+5+5 = 17.5$

Для оценок плюс-минус километр этих данных будет достаточно

На 300 мм пластине поместится около 500 чипов площадью 110мм2

Стоимость 1 чипа = 5000$/500=10$

Стоимость тестирования 1 чипа (тест-хаус стоит примерно 20 000$ за час, минимум 0.5 секунды на кристалл) = 2,5$

Стоимость корпусирования 1 чипа (1 цент за вывод. 64 вывода)=64*0,01=0,64

Стоимость тестирования 1 чипа в корпусе (минимум 1 сек. на кристалл) = 5$

Будем считать, что стоимость тестирования и корпусирования для чипов по технологии 65nm в 1,5 раз дороже, чем для 0,13

Пусть процент выхода годных = 50% на этапе проверки чипа на пластине и 95% на этапе проверки чипа в корпусе (подскажите, правдоподобны ли числа?)

Итого, стоимость чипа=(10+2,5*1,5)*2+(0,64+5)*1,5*1,05=36,383$

Стоимость 20000 чипов = 20000*36,383=727660$ (800K$)

 

Изготовление масок потребует около 1M$

Во сколько выльется изготовление масок металлизации для второго Tapeout - не знаю, но поскольку говорят, что они значительно дешевле изготовления полного набора масок, пусть они будут стоить 200K$

Итого производство 20000 чипов = 1M$ + 800K$ + 200K$ = 2M$

Правдоподобны ли расчеты?

 

Zzzzzzzz, Вы исходили из подобных оценок?

Правильно ли я понимаю, что на логический и физический дизайн вы резервировали (3-8)M$

Более точного ответа Вы здесь вряд ли получите, см. мой предыдущий пост.

Так как такой уточнённый ответ является результатом работы, стоящей несколько сот тысяч руб. (Хотя, чудеса случаются, конечно).

Более точного, чем 3-4 года и 5-10 миллионов?

Даже в этой теме приводятся подробные ответы starley, masics, -=Sergei=-, yes, oratie, подробно описывающие разные стороны этой задачи

...так с миру по нитке... и обрисуется общая картина

Если согласны на 1е7$, то я готов подумать о сборе команды классных спецов, и об отпуске за свой счет на 3 года на работе. :)

Понимаете, я стараюсь быть реалистом, хотя пока у меня нет ясного представления всей задачи, но предлагаемые Вами 500$ за один чип - это явный перебор

В любом случае, спасибо за оценку времени и финансов

 

PS: Дорогу осилит идущий :)

 

Позволю себе дилетантскую вставку: имело бы смысл уметь отключать битые блоки от питания и не раздавать на них задачи, тогда у вас будет 95-99% годных чипов, в каждом 490-500 рабочих блоков :-)

 

Если скорость обмена данными у вас похоже небольшая, возможно будет выгоднее иметь меньше выводов, но с максимальной возможной по техпроцессу скоростью, и сэкономить на падах (и корпусировке).

Спасибо за совет

Я читал Вашу тему про "толстый техпроцесс". Возможно, в этой идее много полезного, но надо очень детально в этом разобраться

Система DFT в этом случае будет строиться по-другому, и будет много отклонений от мэйнстрима. Опасаюсь, что здесь лучшее - враг хорошего

Думаю, что для памятей этот подход отработан и решается на уровне BIST, а для отдельных модулей это не так целесообразно

Share this post


Link to post
Share on other sites

...Как я понимаю, на изготовление пластин уходит в пределах 6-7 недель (по данным MOSIS, но с оговоркой, для 0.13) + корпусирование и тестирование (по моим предположениям) не более 1 месяца

Итого производство первых образцов - 3 месяца

Если предусматривать 2 Tapeout, то дополнительно 2 месяца (изменение масок металлизации)

Я сомневаюсь, что солидная компания будет производить физический дизайн более 6 месяцев (с учетом моделирования и проверки возможных violations) + 1 месяц на ECO для второго Tapeout

Итого: физический дизайн и производство - 1 год (и это с очень хорошим запасом)

Правильно я понимаю, что на логический дизайн вы зарезервировали 2-3 года?

Или я ошибся в расчетах?

Вы слишком оптимистичны. На постановку задачи и уточнение деталей уйдет пара месяцев легко. Потом надо добыть всё необходимое (например, PLL) или разработать самим. Возможно, и библиотеку придется под себя делать. И память, конечно. На этот этап уйдет тоже месяцев 3-6. Потом сборка и верификация всего чипа - надо бы заложить еще 3 месяца.

Уже получается 8-11 месяцев. Плюс подготовка к производству - 1 м. Изготовление со сборкой и мериловкой - 3-4 м.

Так что, первый макетный образец будет где-то через 12-16 мес.

 

Пока он печется, делаются марахайки для исследований и измерений. Возможно, придется купить и наладить АИК под эту задачу.

Исследования образцов и чистка ошибок - кладите 2-3 мес.

Редизайн с подготовкой - 2-3 м

Опытные образцы будут уже через 16-22 м.

Хорошо, если это будет финалом разработки.

Наверняка, захотите потом какие-либо испытания.

 

Правильно я понимаю, что ваша оценка сделана для партии 20000 чипов и включает как NRE, так и стоимость серийного производства?

...

Правильно.

.....

Честно говоря, это лишь отдаленно напоминает "план жизни".

Конкретизировать что-то сейчас потенции почему-то не возникает, сорри.

Возможно, кто-то поддержит Ваши расчеты более энергично.

 

Не забудьте потом сроки и стоимости умножить эдак на пи/2.

И про зарплату работников с общим бюджетом порядка лимон руб. в месяц.

 

Удачи, само собой!

Share this post


Link to post
Share on other sites

Потом надо добыть всё необходимое (например, PLL) или разработать самим. Возможно, и библиотеку придется под себя делать. И память, конечно. На этот этап уйдет тоже месяцев 3-6.

Возможно, мы друг друга не поняли...

В своем первом сообщении я писал, что логический и физический дизайны будут заказываться надежной сторонней фирме, (а далее я забыл дописать) у которой есть успешный опыт работы по технологии 65nm или более тонкой.

Подобная компания в любом случае использовала (или даже разрабатывала) различные IP (PLL, RAM), и в этом случае время уйдет только на покупку соответствующих IP у нее или ее партнеров.

Разработка собственной библиотеки - это перебор.

Потом сборка и верификация всего чипа - надо бы заложить еще 3 месяца.

Уже получается 8-11 месяцев. Плюс подготовка к производству - 1 м. Изготовление со сборкой и мериловкой - 3-4 м.

Так что, первый макетный образец будет где-то через 12-16 мес.

Подскажите, что вы подразумеваете под "мериловкой", что надо будет измерять?

Со сроками 12-16 месяцев согласен

 

В качестве примера опишу сроки работы в одной из забугорных компаний

1) Длительность этапа написания RTL, создания тестов и моделирования зависит от сложности разработки, количества новых модулей в создаваемом чипе (подразумевается, что чип далеко не первый). Объединю этот этап с написанием скриптов синтеза. Это занимает от 4-х месяцев и больше

2) За 1,5-2 месяца до заморозки RTL начинается предварительное размещение модулей. После заморозки RTL требуется 1,5-2 месяца на окончательную разводку и подготовку к Tapeout

3) Через 3-6 недель приходила первая партия чипов с производства

4) Запуск чипа и подготовка фиксов осуществлялись в течение месяца, и происходил выпуск второго Tapeout

5) В это же время чипы настраивались и проверялись на тестовых платах и готовились к демонстрации на выставках.

Это иллюстрирует, как все может быть в случае работы над проектом слаженной группы профессионалов

Но в данном случае все будет медленнее

(А на детальную оптимизацию проекта уйдет точно не один месяц и не два, и это до передачи проекта фирме)

Пока он печется, делаются марахайки для исследований и измерений. Возможно, придется купить и наладить АИК под эту задачу.

Исследования образцов и чистка ошибок - кладите 2-3 мес.

Редизайн с подготовкой - 2-3 м

Опытные образцы будут уже через 16-22 м.

Подскажите, что такое "марахайки" и "АИК", как это пишется?

Надеюсь, что компания, которая будет производить дизайн имеет соответствующее оборудование и вместо того чтобы его покупать можно будет сделать необходимые измерения за определенную плату у них или, что еще лучше, заказать этой фирме (правда я не совсем понимаю какие измерения потребуются)

 

Потому и хочется, чтобы фирма была надежная, чтобы не потребовался "редизайн с подготовкой"

Надеюсь, что максимум, что может потребоваться это изменение шаблонов металлизации без логического редизайна, иначе чипы начнут становиться золотыми (правда они и так получатся очень недешевыми)

Честно говоря, это лишь отдаленно напоминает "план жизни".

Спасибо, это уже напоминает план :)

Share this post


Link to post
Share on other sites

по всем пунктам не осилю,

 

размер чипа 100-150 мм2 не вызывает проблем (с выходом годных yeild и стоимостью) для технологий TSMC 90 и 40 нм, себестоимость (без NRE) в корпусе wirebond plastic BGA 17x17 меньше $15 в мелких партиях (10К). для 65 нм наверно тоже

для GP технологии столкнетесь с реальной проблемой теплоотвода, то есть понадобится нанимать специалистов для разработки корпуса (то есть их в любом случае нанимать, но работа серъезнее)

если в ПЛИС разогнали до 100 МГц, то есть возможность получить 700МГц на LP технологии 90 и мельче (опять же - получите дизайн кит и сразу сможете оценить/выбрать технологию)

 

разработку низкого уровня я бы поручал какому-то прикормленому при ФАБе дизайн центру, в любом случае работать напрямую ФАБ не будет, а услуги по дизайну стоят значительно дешевле масок

 

такое IP как PLL, наш дизайн центр дает бесплатно, по крайней мере никаких разговоров об его дополнительной стоимости я не слышал (это как бы входит в дизайн кит, вместе с ио-целами и т.п.)

 

-----------

 

то есть, я думаю, нужно выходить на дизайн центр и они все оценят (тут вопрос бизнеса, то есть торговли - начальные запросы могут сильно превышать результат договоренности)

выбирать метод работы, то есть какой маршрут будете оплачивать

опять же, кажется разумным отдать весь бэк-енд им - по цене вроде бы разницы нет (если нормировать на стоимость масок)

ну а для фронт энда понадобится только купить лицензии на тулы и зарплата, что опять же значительно дешевле масок, если не заниматься 10+ лет

 

----------

 

upd: есть еще "шатлы" multi-project wafer (MPW) runs, то есть мелкие партии, которые делаются по GDS-у, но сам никогда не пользовался.

подозреваю, что для продвинутых технологий сделать сложный чип таким способом маловероятно

http://www.mosis.com/

Share this post


Link to post
Share on other sites

... Разработка собственной библиотеки - это перебор.
Не всегда есть возможность купить то, что хочется. А на продвинутые техпроцессы - особенно. Делать самому или купить готовое - повод для размышлений и оценок.

Подскажите, что вы подразумеваете под "мериловкой", что надо будет измерять?
Подразумеваю тестирование параметров. А перед этим устаканивание всех вопросов с производителем по тестам. Это ж не только тест-вектор передать, но и многое другое. А правильная прога с первого раза редко получается, процесс отладки неизбежен.

... Это иллюстрирует, как все может быть в случае работы над проектом слаженной группы профессионалов ...
Ну да, осталось её только заинтересовать и нанять.

Ориентироваться на абсолютно позитивную историю не стоит. В планах должен жить компромисс.

Подскажите, что такое "марахайки" и "АИК", как это пишется?

Надеюсь, что компания, которая будет производить дизайн имеет соответствующее оборудование и вместо того чтобы его покупать можно будет сделать необходимые измерения за определенную плату у них или, что еще лучше, заказать этой фирме (правда я не совсем понимаю какие измерения потребуются)

АИК - автоматизированный измерительный комплекс.

"Марахайка", - жаргонное "стенд". Для проверок и измерений специфических параметров, которые проблематично измерить на АИК.

Возможно, ваша наемная компания и имеет абсолютно подходящее под задачу оборудование. А возможно, что и нет. Покупать или брать в аренду, или передать задачу кому-то еще - предмет анализа.

 

Потому и хочется, чтобы фирма была надежная, чтобы не потребовался "редизайн с подготовкой"
Под редизайном я подразумевал пересборку чипа с учетом выловленных багов и улучшений. Так что, он потребуется однозначно. С первого раза даже блины не получаются.

 

Надеюсь, что максимум, что может потребоваться это изменение шаблонов металлизации без логического редизайна, иначе чипы начнут становиться золотыми (правда они и так получатся очень недешевыми)
Оставьте такие надежды. :) Так не бывает для СБИС. Да и потом, всегда есть в жизни место для "ой!".

Share this post


Link to post
Share on other sites

ну а для фронт энда понадобится только купить лицензии на тулы и зарплата, что опять же значительно дешевле масок, если не заниматься 10+ лет

Судя по всему, этой задачей буду заниматься только я один, максимум вдвоем с коллегой, но не более.

Мне было бы спокойнее сделать фронт энд на сколько хватит моих знаний и передать в сервис центр на доработку (или оценку работоспособности) (Раньше я никогда не занимался top-level, максимум фрагменты верхнего уровня)

Поэтому возникает вопрос, ВОЗМОЖНО ЛИ ОБОЙТИСЬ БЕЗ ЛИЦЕНЗИЙ?

Кто может потребовать предъявить их наличие?

 

Так или иначе, я буду взаимодействовать с:

1) Дизайн центром (напрямую)

2) ФАБой (ориентировочно TSMC) (косвенно, через дизайн центр)

 

Формально, для реализации фронт-энда нужны лицензии:

1) Симулятора (ModelSim или NCSim)

2) Design Compiler(Какие опции нужны по минимуму? DC Expert?)

3) Prime Time (можно ли без него?)

 

Реально мне нужно

1) Раздобыть Design Kit TSMC 65nm LP (как минимум slow.lib для Synopsys, но хотелось бы и Пады)

2) Заключить договор с Дизайн центром на: Бэк-энд, создание тестовых векторов, проверку чипа (то, что делают на стенде)

3) Сильно надеюсь, что договор на производство чипов на ФАБе, тестирование, корпусирование и т.д. может заключить дизайн центр (за небольшую плату), таким образом исключить дополнительные проблемы

 

Подскажите, пожалуйста, можно ли этого добиться БЕЗ НАЛИЧИЯ ЛИЦЕНЗИЙ? Есть ли у кого такой опыт? А если придется покупать лицензии, подскажите, что надо по МИНИМУМУ (все равно, ведь работать буду на Soft из закромов)?

выбирать метод работы, то есть какой маршрут будете оплачивать

Возможно, с моей стороны еще слишком рано спрашивать, какие маршруты бывают...

Подскажите, в общих чертах, что сюда может входить, какие ключевые слова (постараюсь по этим словам в инете что-нибудь найти)

Как я понимаю, туда входят

1) Весь back-end

2) DFT (как посоветуете, предоставить вставку скан-цепочек дизайн центру? Этим никогда не занимался, но читать умею :)... или самому вставить? если буду делать сам, не потребуют ли с меня лицензию DFT Compiler?)

3) Генерация тестовых векторов (Никогда не пользовался TetraMAX ATPG. Стоит ли это сделать самому или поручить дизайн центру?)

4) Кто обычно осуществляет STA post-layout? Правильно я понимаю, что это может осуществить только разработчик проекта, поскольку только он знает является ли данный violation ошибкой или нет?

5) Подскажите, для больших проектов проводят gate-level post-layout SDF моделирование или обходятся только STA с использованием PT?

6)... подскажите, что еще может входить в маршрут

 

Требуется ли присутствие кого-либо из разработчиков проекта в Дизайн центре для оперативных ответов на возникающие вопросы? (т.е. требуется ли ехать в командировку?)

Ориентироваться на абсолютно позитивную историю не стоит. В планах должен жить компромисс.

...

Оставьте такие надежды. :) Так не бывает для СБИС. Да и потом, всегда есть в жизни место для "ой!".

А как хотелось бы надеяться...

 

Уважаемые Эксперты, Большое Вам Спасибо

Мало-помалу начинает обрисовываться последовательность действий, следуя которой можно изготовить чип :)

Share this post


Link to post
Share on other sites

Join the conversation

You can post now and register later. If you have an account, sign in now to post with your account.

Guest
Reply to this topic...

×   Pasted as rich text.   Paste as plain text instead

  Only 75 emoji are allowed.

×   Your link has been automatically embedded.   Display as a link instead

×   Your previous content has been restored.   Clear editor

×   You cannot paste images directly. Upload or insert images from URL.

×
×
  • Create New...