Перейти к содержанию
    

Virtex5 + DDR2 (чипы) правила разводки?

ДДР2 400

данные в пределах байта 80mils

остальное +/-400mils

данные и адрес тоже +/-400mils

клок 50mils

а для ддр2 667 каковы будут значения? )

в документе что Вы указали

Неплохо SI по памяти описано в доке на ML561

h**p://www.xilinx.com/support/documentation/ml561.htm

вроде как не обнаружено...

 

:unsure:

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

А можно увидеть всю плату? Желательно в Pcad2002, но и в 2006 сойдёт.

Прикрепил лист принципиалкиP_CAD_EDA____3_Virtex_DDR2_.pdf,

и кусок топологии платы, с плисиной и памятью (P-CAD2006).FORUM.zip

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Прикрепил лист принципиалкиP_CAD_EDA____3_Virtex_DDR2_.pdf,

и кусок топологии платы, с плисиной и памятью (P-CAD2006).FORUM.zip

 

Приветствую.,

разводили вручную? или через спектру?

интересна стратегия do-файла для такой топологии шин адреса, управления, клоков.

И умеет ли так спектра вообще-)

:)

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Спекктра-то умеет, только описать все это руками трудно, быстрее получится сделать вручную.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Приветствую.,

разводили вручную? или через спектру?

интересна стратегия do-файла для такой топологии шин адреса, управления, клоков.

И умеет ли так спектра вообще-)

:)

В ручную. Первый раз конечно сложно, многое не знал про то как надо разводить эти чипы, теперь уже не страшно :) .

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

А вот не скажу точно:) Не помню:) Но каждый производитель, который пишет на эту тему аппноты для своих чипов, указывает свои пожелания на этот счет. Исходите из длительности данных (2500 пс/бит для ДДР2-400) и задержки в линии передачи (~60 пс/см).

задержки на 10мм на плате из FR4 составляет 55-72пс в зависимости от того на каких слоях трассы(внутренних или внешних)

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Что нужно выравнивать при разводке DDR2?

На рисунке алгоритм трассировки адресной шины. Понятно что, например, для цепи A0 длины дорожек TL2+TL3 и TL4+TL5 должны быть выравнены для каждой из 4-х микросхем. Но нужно ли выравнивать дорожки TL2+TL3 для цепи А0 и для цепи А1 между собой? Нужно ли выравнивать TL1 и TL6 между цепями шины адреса? Есть пример готовой платы. В ней петлями лежит дифпара клоков от проца до точки разветвления. На что равняться при выравнивании клоков?

post-49045-1280917609_thumb.jpg

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

У Тексаса есть хорошее руководство по разводке DDR2 применительно к сигнальникам, там есть все требуемые нормы. Поищите документ spraam1b.pdf на сайте www.ti.com.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

У Тексаса есть хорошее руководство по разводке DDR2 применительно к сигнальникам, там есть все требуемые нормы. Поищите документ spraam1b.pdf на сайте www.ti.com.

Не нашел я на ТИ spraam1b. Зато нашел другие доки spraaa9c.pdf и spraac5g.pdf. А так же нашел хорошую доку по ДДР2 на www.altera.com - emi_plan_board.pdf В ней все рекомендации и все правила чётко описанны.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Не нашел я на ТИ spraam1b. Зато нашел другие доки spraaa9c.pdf и spraac5g.pdf. А так же нашел хорошую доку по ДДР2 на www.altera.com - emi_plan_board.pdf В ней все рекомендации и все правила чётко описанны.

По TI - искать тут

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Уважаемые, а как вы относитесь к тому, чтобы сделать разводку шины адреса в разных слоях, но с соблюдением импеданса, и с учётом длин трасс, расположенных в разных слоях ?

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Уважаемые, а как вы относитесь к тому, чтобы сделать разводку шины адреса в разных слоях, но с соблюдением импеданса, и с учётом длин трасс, расположенных в разных слоях ?

Я нормально отношусь. Если приоритет по сопротивлениям, а требования по слоям, расположению компонентов и габариты не позволяют . - то буду считать и разводить в разных слоях. Но обычно можно договориться с разработчиками по внесению изменений, чтобы выполнить разводку в одном-двух слоях с одинаковыми параметрами (ширина, зазоры).

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Уважаемые, а как вы относитесь к тому, чтобы сделать разводку шины адреса в разных слоях, но с соблюдением импеданса, и с учётом длин трасс, расположенных в разных слоях ?

Это уменьшит перекрестные помехи между соседними параллельными проводниками (если ширину между проводниками зажимать не будете). Так что, только за.

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Я нормально отношусь. Если приоритет по сопротивлениям, а требования по слоям, расположению компонентов и габариты не позволяют . - то буду считать и разводить в разных слоях. Но обычно можно договориться с разработчиками по внесению изменений, чтобы выполнить разводку в одном-двух слоях с одинаковыми параметрами (ширина, зазоры).

Я немного конкретизирую, память QDR2(4 микросхемы, объединённые по две ,с одним адресным пространством), частота 200 МГрц по обоим фронтам. Шины деляться по следующим параметрам:

-Данные- клок на запись

-Чтение данных -клок на чтение

-Шина адреса - клок clc. +WR1 и RD1

Изначально планировали сделать Данные по чтению и по записи в одном слое, но так как в FPGA они подключены каждый к своим группам разводить в одном слое не удобно.

Поэтому получилось 4 слоя(две группы данных на микросхему) + пятый для адреса и спец сигналов, но адрес тоже ведётся с трудом. 22 разряда.

Зазоры стараюсь соблюдать из соображений 3*ширину трассы, кроме мест где расположены VIA,

Так что, если забить на разделение по слоям, то всё уместится хорошо. Но во всех китах, что я видел есть чёткое разделение по слоям , для адреса и данных. Хотя по физическим параметрам (импеданс) слои идентичные.

 

P.S. А что значит договорится с разработчиком, если он определил тип памяти, то разрядность шин уже не изменится.

Изменено пользователем mikad

Поделиться сообщением


Ссылка на сообщение
Поделиться на другие сайты

Присоединяйтесь к обсуждению

Вы можете написать сейчас и зарегистрироваться позже. Если у вас есть аккаунт, авторизуйтесь, чтобы опубликовать от имени своего аккаунта.

Гость
К сожалению, ваш контент содержит запрещённые слова. Пожалуйста, отредактируйте контент, чтобы удалить выделенные ниже слова.
Ответить в этой теме...

×   Вставлено с форматированием.   Вставить как обычный текст

  Разрешено использовать не более 75 эмодзи.

×   Ваша ссылка была автоматически встроена.   Отображать как обычную ссылку

×   Ваш предыдущий контент был восстановлен.   Очистить редактор

×   Вы не можете вставлять изображения напрямую. Загружайте или вставляйте изображения по ссылке.

×
×
  • Создать...