Arci0m 0 22 апреля, 2009 Опубликовано 22 апреля, 2009 · Жалоба ДДР2 400 данные в пределах байта 80mils остальное +/-400mils данные и адрес тоже +/-400mils клок 50mils а для ддр2 667 каковы будут значения? ) в документе что Вы указали Неплохо SI по памяти описано в доке на ML561 h**p://www.xilinx.com/support/documentation/ml561.htm вроде как не обнаружено... :unsure: Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Obstinate 0 10 августа, 2009 Опубликовано 10 августа, 2009 · Жалоба А можно увидеть всю плату? Желательно в Pcad2002, но и в 2006 сойдёт. Прикрепил лист принципиалкиP_CAD_EDA____3_Virtex_DDR2_.pdf, и кусок топологии платы, с плисиной и памятью (P-CAD2006).FORUM.zip Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
MemoryTest 0 22 сентября, 2009 Опубликовано 22 сентября, 2009 · Жалоба Прикрепил лист принципиалкиP_CAD_EDA____3_Virtex_DDR2_.pdf, и кусок топологии платы, с плисиной и памятью (P-CAD2006).FORUM.zip Приветствую., разводили вручную? или через спектру? интересна стратегия do-файла для такой топологии шин адреса, управления, клоков. И умеет ли так спектра вообще-) :) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Uree 1 22 сентября, 2009 Опубликовано 22 сентября, 2009 · Жалоба Спекктра-то умеет, только описать все это руками трудно, быстрее получится сделать вручную. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Obstinate 0 26 сентября, 2009 Опубликовано 26 сентября, 2009 · Жалоба Приветствую., разводили вручную? или через спектру? интересна стратегия do-файла для такой топологии шин адреса, управления, клоков. И умеет ли так спектра вообще-) :) В ручную. Первый раз конечно сложно, многое не знал про то как надо разводить эти чипы, теперь уже не страшно :) . Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
magic 0 1 июля, 2010 Опубликовано 1 июля, 2010 · Жалоба А вот не скажу точно:) Не помню:) Но каждый производитель, который пишет на эту тему аппноты для своих чипов, указывает свои пожелания на этот счет. Исходите из длительности данных (2500 пс/бит для ДДР2-400) и задержки в линии передачи (~60 пс/см). задержки на 10мм на плате из FR4 составляет 55-72пс в зависимости от того на каких слоях трассы(внутренних или внешних) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
juvf 17 4 августа, 2010 Опубликовано 4 августа, 2010 · Жалоба Что нужно выравнивать при разводке DDR2? На рисунке алгоритм трассировки адресной шины. Понятно что, например, для цепи A0 длины дорожек TL2+TL3 и TL4+TL5 должны быть выравнены для каждой из 4-х микросхем. Но нужно ли выравнивать дорожки TL2+TL3 для цепи А0 и для цепи А1 между собой? Нужно ли выравнивать TL1 и TL6 между цепями шины адреса? Есть пример готовой платы. В ней петлями лежит дифпара клоков от проца до точки разветвления. На что равняться при выравнивании клоков? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
vladec 9 5 августа, 2010 Опубликовано 5 августа, 2010 · Жалоба У Тексаса есть хорошее руководство по разводке DDR2 применительно к сигнальникам, там есть все требуемые нормы. Поищите документ spraam1b.pdf на сайте www.ti.com. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
juvf 17 10 августа, 2010 Опубликовано 10 августа, 2010 · Жалоба У Тексаса есть хорошее руководство по разводке DDR2 применительно к сигнальникам, там есть все требуемые нормы. Поищите документ spraam1b.pdf на сайте www.ti.com. Не нашел я на ТИ spraam1b. Зато нашел другие доки spraaa9c.pdf и spraac5g.pdf. А так же нашел хорошую доку по ДДР2 на www.altera.com - emi_plan_board.pdf В ней все рекомендации и все правила чётко описанны. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
vicnic 0 10 августа, 2010 Опубликовано 10 августа, 2010 · Жалоба Не нашел я на ТИ spraam1b. Зато нашел другие доки spraaa9c.pdf и spraac5g.pdf. А так же нашел хорошую доку по ДДР2 на www.altera.com - emi_plan_board.pdf В ней все рекомендации и все правила чётко описанны. По TI - искать тут Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
mikad 0 12 января, 2011 Опубликовано 12 января, 2011 · Жалоба Уважаемые, а как вы относитесь к тому, чтобы сделать разводку шины адреса в разных слоях, но с соблюдением импеданса, и с учётом длин трасс, расположенных в разных слоях ? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
vicnic 0 12 января, 2011 Опубликовано 12 января, 2011 · Жалоба Уважаемые, а как вы относитесь к тому, чтобы сделать разводку шины адреса в разных слоях, но с соблюдением импеданса, и с учётом длин трасс, расположенных в разных слоях ? Я нормально отношусь. Если приоритет по сопротивлениям, а требования по слоям, расположению компонентов и габариты не позволяют . - то буду считать и разводить в разных слоях. Но обычно можно договориться с разработчиками по внесению изменений, чтобы выполнить разводку в одном-двух слоях с одинаковыми параметрами (ширина, зазоры). Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Ant_m 0 12 января, 2011 Опубликовано 12 января, 2011 · Жалоба Уважаемые, а как вы относитесь к тому, чтобы сделать разводку шины адреса в разных слоях, но с соблюдением импеданса, и с учётом длин трасс, расположенных в разных слоях ? Это уменьшит перекрестные помехи между соседними параллельными проводниками (если ширину между проводниками зажимать не будете). Так что, только за. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
mikad 0 12 января, 2011 Опубликовано 12 января, 2011 (изменено) · Жалоба Я нормально отношусь. Если приоритет по сопротивлениям, а требования по слоям, расположению компонентов и габариты не позволяют . - то буду считать и разводить в разных слоях. Но обычно можно договориться с разработчиками по внесению изменений, чтобы выполнить разводку в одном-двух слоях с одинаковыми параметрами (ширина, зазоры). Я немного конкретизирую, память QDR2(4 микросхемы, объединённые по две ,с одним адресным пространством), частота 200 МГрц по обоим фронтам. Шины деляться по следующим параметрам: -Данные- клок на запись -Чтение данных -клок на чтение -Шина адреса - клок clc. +WR1 и RD1 Изначально планировали сделать Данные по чтению и по записи в одном слое, но так как в FPGA они подключены каждый к своим группам разводить в одном слое не удобно. Поэтому получилось 4 слоя(две группы данных на микросхему) + пятый для адреса и спец сигналов, но адрес тоже ведётся с трудом. 22 разряда. Зазоры стараюсь соблюдать из соображений 3*ширину трассы, кроме мест где расположены VIA, Так что, если забить на разделение по слоям, то всё уместится хорошо. Но во всех китах, что я видел есть чёткое разделение по слоям , для адреса и данных. Хотя по физическим параметрам (импеданс) слои идентичные. P.S. А что значит договорится с разработчиком, если он определил тип памяти, то разрядность шин уже не изменится. Изменено 12 января, 2011 пользователем mikad Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться