milien 0 4 февраля, 2014 Опубликовано 4 февраля, 2014 · Жалоба Добрый день. Делаю тренинг по IOD по файлу "Новый вариант лабораторных iod_lab_wkb_rus". Все получается, в целом, но все цепи у меня получаются в виде GND_1, GND_2, GND_3... Ну и естественно в Expedition все эти цепи - разные соединения. Вручную править не хочется, так как это касается не только питания. И еще один немного непонятный момент. Лаба 7, Размещение Генерированных Общих Символов в DxDesigner ...6. Разместите каждый новый символ на схеме.... Ставлю с галочками на Add Nets, Add Nets Name. ... Создание Назначения Пинов и Запуск Обновления Схемы 13. Запустите Export > Schematic Update. - у меня этот пункт неактивен. (рис. 1)Приходится просто экспортировать заново символы и обновлять в DxD. Может в этом дело. Дальше пакую, аннотирую, ставлю новый компонент на плате... В лабе радостно сообщается: 19. Разместите FPGA в центр уже размещенных конденсаторов. Взгляните на структуру соединений. Она далека от идеала и ее трудно трас-сировать. В следующем примере оптимизируем назначение пинов для получения трассируемого проекта. У меня вот от нового компонента вообще никаких соединений нет. Из-за того, что цепи вот так коряво названы, как я описала выше. На картинке U1 - была в лабе, U2 - моя. П.С. для тех кто не очень помнит тренинг, это путь не через локальную либу, а экспортом в центральную проекта. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
McSava 0 5 февраля, 2014 Опубликовано 5 февраля, 2014 · Жалоба Скорее всего дело вот в чём. Для сигналов питания и земли можно создать сигнал "GND" с типом Ground и назначте всем земляным пинам. Иначе в ментор аннотируется схема с автоматически назначенными цепями совпадающими с Pad Name. А так как они не могут одновременно называться "GND" то пронумерованы "GND_1", "GND_2" и тд Для VCC_INT есть тип сигнала VCCINT. Для VCCO соответствующий VCCO. Есть типы VCCPLL и прочее. В зависимости от того как они называются у вашего производителя микросхем (Actel, Altera, Lattice, Xilinx). Так же можно создать сигналы с типом JTAG для подсоединения сигналов TCK, TMS, TDO, TDI. Для сигналов MSEL должен быть тип CONFIG. Для всех сигналов двойного назначения в режиме конфигурации нужно создавать тип CONFIG. Они тогда становятся NO SWAP. Для сигналов с выхода PLL или входа тактирования CLK можно создать сигнал с типом CLOCK (DCLOCK и проч). Тогда при SWAP (unravel) они будут перемешиваться только на контакты с возможным типом сигнала. Если сигналы земли, питания и конфигурации править вручную в DxD - Expedition, то при обновлении схемы ваши "ручные" подключения в проекте будут обрываться. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
SM 0 5 февраля, 2014 Опубликовано 5 февраля, 2014 · Жалоба Скажите пожалуйста, есть ли возможность экспортировать назначения пинов прямо в генерируемый пустой верилог модуль, при помощи атрибутов синтеза, а не в файл с констрейнами? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
McSava 0 5 февраля, 2014 Опубликовано 5 февраля, 2014 · Жалоба -- Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
milien 0 5 февраля, 2014 Опубликовано 5 февраля, 2014 · Жалоба Kaligooola, спасибо за подсказку, на начальном уровне обучения все нюансы полезны, но не в этом было дело. С типами все было хорошо. Я так и не поняла, что я делала не так, но с третьего раза все получилось, все нужные в лабе пункты уже были активны, нормально все сгенерилось и красиво встало на плату. вроде все делала также... шаманские танцы с бубном, ну или невнимательность. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
SM 0 5 февраля, 2014 Опубликовано 5 февраля, 2014 · Жалоба шаманские танцы с бубном Вот это скорее. У меня неоднократно случалось, что после задания types compatibility сигналы все равно не назначаются как надо согласно этой введенной совместимости. Однако потом после каких-то манипуляций с бубном, оно вдруг начинало работать. При этом повторяемости никакой, чтобы это описать как глюк. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
milien 0 6 февраля, 2014 Опубликовано 6 февраля, 2014 · Жалоба Еще возник такой вопрос, чисто эстетический, на который ответа в Тренинге я не нашла. Лаба 7 Процесс Обновления Схемы Мы уже сгенерили символы в ЦБ (!), расставили на схему и упаковали ее. "Следующим шагом в процессе является назначение пинов, передача этой информации в схему DxDesigner для упаковки топологии PCB. Разработчик FPGA физическую реализацию FPGA и создал файл распределения пинов imageproc.pad." Загружаем этот файл куда надо, "Synchronization Wizard распознает, что полное назначение пинов воздействует и на I/O Designer и на схему. Для всех сигналов в I/O Designer генерируются ответвления цепей на схеме в DxDesigner." Схема закроется и откроется снова с пере-генерированной схемой. Все прекрасно, создались связи с именами сигналов. В лабе мы создавали 6 символов для компонента, некоторые получились большими. Я ориентируюсь, что можно было в настройках сделать сплит, но на всякий случай делала как написано в лабе. Только после генерации этих символов остается много незадействованного места с пустыми пинами. 1. Каким должен быть грамотный подход, чтобы "сделать красиво"? (рис 1) 2. Какие и где включить галочки, чтобы на схеме отображалось (вместо pad600) не названия падов, а имена сигналов? (рис 2) Заранее спасибо за ответы. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
McSava 0 7 февраля, 2014 Опубликовано 7 февраля, 2014 · Жалоба У меня разработчик FPGA требует, чтоб символы были поделены по банкам. А имя пина символа совпадало с Pin Function. Для этого нужно в Label Type вместо Pin Name (PAD600), выбрать Signal Name (в вашем случае), либо я выбираю Pin Function (IO_DIFFIO_B19p_DQ, CONF_DONE, CLKUSR_IO_DIFFIO_R16p, nOE_IO_DIFFIO_R9p_DQ, nWE_IO_DIFFIO_R9n_DQ и т. д.). Тогда на схеме можно видеть правильно ли назначены сигналы и какой назначение пина. Иногда приходится сильно длинные получающиеся имена заменять на Custom label и придумывать сокращенное название. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
milien 0 12 февраля, 2014 Опубликовано 12 февраля, 2014 · Жалоба Возник еще такой вопрос. Если у меня уже есть созданный символы для FPGA с мапированными компонентами, но все созданное вручную методами Library manager. Есть ли возможность эти символы втянуть в IOD и дальше работать по пути IOD - DxD - Exp? Если можно, то на какие нюансы стоит обратить внимание? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
McSava 0 14 февраля, 2014 Опубликовано 14 февраля, 2014 · Жалоба В IOD есть пункт Import > Symbols from Board. В появившемся окне нужно будет отметить галочками какие символы импортировать. Иногда выдаются предупреждения. что конкретная ножка не может быть затянута с таким именем. Иногда не может присвоить сигналы некоторым ножкам. если не ошибаюсь, то в этом импорте он затягивает и сигналы. Для сигналов земли, питания и JTAG нужно будет назначать новые сигналы с соответствующим типом. Еще иногда IOD будет предлагать обновить символы и рыгаться варнингами, их нужно будет просто игнорировать и не обновлять символы (снимать птички в меню синхронизации), так как потом могут возникнуть несоответствия между Local PDB и Library. Всех нюансов уже не помню, так как сейчас так не работаю. Попробуйте на сохранённом проекте, чтоб было куда откатится. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
milien 0 18 февраля, 2014 Опубликовано 18 февраля, 2014 · Жалоба Скажите еще, пожалуйста, может есть еще какая-то дополнительная документация по IOD? На фтп ничего интересного не нашла, у меня есть только лекции из нового тренинга "Лекции iod_wkb_8.2_rus", к нему тренинг "Новый вариант лабораторных iod_lab_wkb_rus", и еще пара слов (довольно таки существенные дополнения кстати, которых нехватает в лекциях) из документа "Expedition Enterprise Library Development Process Guide Release 7.9.3 Revision 1". Есть еще какая-то инфа? или это все что есть? И где можно скачать доки по хелпу? А то у меня все есть, кроме IOD. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
fill 2 18 февраля, 2014 Опубликовано 18 февраля, 2014 · Жалоба Скажите еще, пожалуйста, может есть еще какая-то дополнительная документация по IOD? На фтп ничего интересного не нашла, у меня есть только лекции из нового тренинга "Лекции iod_wkb_8.2_rus", к нему тренинг "Новый вариант лабораторных iod_lab_wkb_rus", и еще пара слов (довольно таки существенные дополнения кстати, которых нехватает в лекциях) из документа "Expedition Enterprise Library Development Process Guide Release 7.9.3 Revision 1". Есть еще какая-то инфа? или это все что есть? И где можно скачать доки по хелпу? А то у меня все есть, кроме IOD. Через пару недель возможно сделаю перевод версии тренинга io_designer_wkb_ee7.9.4 Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
milien 0 18 февраля, 2014 Опубликовано 18 февраля, 2014 · Жалоба Через пару недель возможно сделаю перевод версии тренинга io_designer_wkb_ee7.9.4 Буду с нетерпением ждать) А можно где-то оригинал глянуть? Я с английским в нормальных отношениях) Или распространять нельзя? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Frederic 0 18 февраля, 2014 Опубликовано 18 февраля, 2014 · Жалоба Буду с нетерпением ждать) А можно где-то оригинал глянуть? Я с английским в нормальных отношениях) Или распространять нельзя? буржуи запретили этак лет семь назад :( Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
fill 2 21 февраля, 2014 Опубликовано 21 февраля, 2014 · Жалоба Буду с нетерпением ждать) А можно где-то оригинал глянуть? Я с английским в нормальных отношениях) Или распространять нельзя? Лабы обновил. Если найдете ошибки просьба сообщить. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
