Alex_AZ 0 12 сентября, 2007 Опубликовано 12 сентября, 2007 · Жалоба Использую в проекте ядра сгенерированные CoreGen'ом. При функциональном моделировании (до синтеза) проекта - все нормально. Синтезирую проект синтезатором Leonardo 2005. Пытаюсь промоделировать работу синтезированной схемы. На выходах модулей, сгенерированных CoreGen'ом, сигналы не появляются. Все остальные сигналы (на пути которых нет CoreGen'овских блоков) формируются нормально. Библиотека XilinxCoreLib установлена. Подскажите пожалуйста, что я делаю не так? Какие могут быть подводные камни при включени в синтез проекта сгенерированных ядер? Среда разработки - Active-HDL 7.1 Синтезатор - LeonardoSpectrum 2005 Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Maverick_ 15 12 сентября, 2007 Опубликовано 12 сентября, 2007 (изменено) · Жалоба Не знаю, но мне кажется нужно еще установить дополнительно библиотеки для моделирования ;) Просто там прописаны все возможные задержки для выбранного кристалла и модуля который Вы генерируете. Изменено 12 сентября, 2007 пользователем ZMaverickZ Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Alex_AZ 0 12 сентября, 2007 Опубликовано 12 сентября, 2007 · Жалоба Если можно, хотелось бы название библиотечек =). Кристалл - Xilinx Virtex4. Если я все подключил нормально, то сейчас помимо XilinxCoreLib, используется еще и UniSim и некоторые другие (aldec.matlab, например, для testbench'a). Кстати, сейчас заметил предупреждение при синтезе: Warning, component <xxx> has no visible entity binding. Может все беды из-за этого? Хотя, синтезатор показывает на сгенерированной схемке, что компонент установлен, выводы подключены правильно =\. Расскажите плиз, какие файлы вообще отдавать синтезатору и какой использовать порядок синтеза. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
lamination 0 12 сентября, 2007 Опубликовано 12 сентября, 2007 · Жалоба CoreGen дает следующие файлы - *.edn, *.vhd, *.vho, *.xco, *.txt. Надо скопировать в папку где лежать остальные файлы проекта(src) файлы *.edn(для синтеза) и *.vhd(для моделирования). Затем их добавить к проекту в A-HDL(оба) и вставить компонент как говорится в *.vho. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Alex_AZ 0 12 сентября, 2007 Опубликовано 12 сентября, 2007 · Жалоба Я все именно так и делал, а проект после синтеза не тестится =(. Но все равно спасибо. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
lamination 0 12 сентября, 2007 Опубликовано 12 сентября, 2007 · Жалоба Я все именно так и делал, а проект после синтеза не тестится =(. Но все равно спасибо. Тогда хз :laughing: Можно попробовать: 1.Удалить перед синтезом файл корки .vhd и запустить синтез 2.Сделать PAR и там промоделировать Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
alee 0 12 сентября, 2007 Опубликовано 12 сентября, 2007 · Жалоба Какую корку пытаетесь промоделировать? Возможно вам необходима установка смартмоделей и настройка работы их через програмный интерфейс. И второе, в Activ-HDL (точно в 6.3, в 7.1 не проверял) с верилогом были проблемы с иерархическим определением параметров. Это если вдруг у вас смешанный проект. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
des00 25 13 сентября, 2007 Опубликовано 13 сентября, 2007 · Жалоба язык на котором предоставлен результат синтеза верилог ? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Alex_AZ 0 13 сентября, 2007 Опубликовано 13 сентября, 2007 · Жалоба Результат синтеза представлен на языке VHDL (если имеются в виду файлики в папке Post-Synthesis). Ядра, которые использованы в проекте: Interleaver/De-interleaver 4.0 и Reed-Solomon Decoder 5.1. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
dmitry-tomsk 0 13 сентября, 2007 Опубликовано 13 сентября, 2007 · Жалоба Результат синтеза представлен на языке VHDL (если имеются в виду файлики в папке Post-Synthesis). Ядра, которые использованы в проекте: Interleaver/De-interleaver 4.0 и Reed-Solomon Decoder 5.1. Синтез CoreGen не связан с моделированием, за редким случаем, когда GoreGen выдаёт VHDL модель модуля. Модели реально берутся из XilinxCoreLib, исходники которой находятся в папке Xilinx\vhdl. Leonardo ввобще проигнорирует все GoreGen модули и будет смотреть на них, как на black box Синтез CoreGen не связан с моделированием, за редким случаем, когда GoreGen выдаёт VHDL модель модуля. Модели реально берутся из XilinxCoreLib, исходники которой находятся в папке Xilinx\vhdl. Leonardo ввобще проигнорирует все GoreGen модули и будет смотреть на них, как на black box В догонку :) Зато ISE можно попросить сгенерировать пост-синтезис VHDL модель после синтеза Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Alex_AZ 0 14 сентября, 2007 Опубликовано 14 сентября, 2007 · Жалоба Расскажите плиз, каким образом. А то ISE стоит, но так уж сложилось у нас, пользуемся Leonardo. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
alee 0 14 сентября, 2007 Опубликовано 14 сентября, 2007 · Жалоба CoreGen обычно генерит модель для симуляции и нетлист. Соответственно при синтезе проекта нужно использовать нетлист. азбука, но мало ли ... В ISE - слева список процесов: на любом из этапов можно сгенерить симулэшн-модель(Generate Post - ...... Simulation Model) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться