[Alex_AZ 0]

Использую в проекте ядра сгенерированные CoreGen'ом. При функциональном моделировании (до синтеза) проекта - все нормально. Синтезирую проект синтезатором Leonardo 2005. Пытаюсь промоделировать работу синтезированной схемы. На выходах модулей, сгенерированных CoreGen'ом, сигналы не появляются. Все остальные сигналы (на пути которых нет CoreGen'овских блоков) формируются нормально. Библиотека XilinxCoreLib установлена. Подскажите пожалуйста, что я делаю не так? Какие могут быть подводные камни при включени в синтез проекта сгенерированных ядер?

Среда разработки - Active-HDL 7.1

Синтезатор - LeonardoSpectrum 2005

[Maverick_ 17]

Не знаю, но мне кажется нужно еще установить дополнительно библиотеки для моделирования ;) Просто там прописаны все возможные задержки для выбранного кристалла и модуля который Вы генерируете.

Edited September 12, 2007 by ZMaverickZ

[Alex_AZ 0]

Если можно, хотелось бы название библиотечек =). Кристалл - Xilinx Virtex4. Если я все подключил нормально, то сейчас помимо XilinxCoreLib, используется еще и UniSim и некоторые другие (aldec.matlab, например, для testbench'a). Кстати, сейчас заметил предупреждение при синтезе:

 

Warning, component <xxx> has no visible entity binding.

 

Может все беды из-за этого? Хотя, синтезатор показывает на сгенерированной схемке, что компонент установлен, выводы подключены правильно =\. Расскажите плиз, какие файлы вообще отдавать синтезатору и какой использовать порядок синтеза.

[lamination 0]

CoreGen дает следующие файлы - *.edn, *.vhd, *.vho, *.xco, *.txt.

Надо скопировать в папку где лежать остальные файлы проекта(src) файлы *.edn(для синтеза) и *.vhd(для моделирования).

Затем их добавить к проекту в A-HDL(оба) и вставить компонент как говорится в *.vho.

[Alex_AZ 0]

Я все именно так и делал, а проект после синтеза не тестится =(. Но все равно спасибо.

[lamination 0]

Я все именно так и делал, а проект после синтеза не тестится =(. Но все равно спасибо.

Тогда хз :laughing:

Можно попробовать:

1.Удалить перед синтезом файл корки .vhd и запустить синтез

2.Сделать PAR и там промоделировать

[alee 0]

Какую корку пытаетесь промоделировать?

Возможно вам необходима установка смартмоделей и настройка работы их через програмный интерфейс.

И второе, в Activ-HDL (точно в 6.3, в 7.1 не проверял) с верилогом были проблемы с иерархическим определением параметров. Это если вдруг у вас смешанный проект.

[des00 27]

язык на котором предоставлен результат синтеза верилог ?

[Alex_AZ 0]

Результат синтеза представлен на языке VHDL (если имеются в виду файлики в папке Post-Synthesis). Ядра, которые использованы в проекте: Interleaver/De-interleaver 4.0 и Reed-Solomon Decoder 5.1.

[dmitry-tomsk 1]

Результат синтеза представлен на языке VHDL (если имеются в виду файлики в папке Post-Synthesis). Ядра, которые использованы в проекте: Interleaver/De-interleaver 4.0 и Reed-Solomon Decoder 5.1.

Синтез CoreGen не связан с моделированием, за редким случаем, когда GoreGen выдаёт VHDL модель модуля. Модели реально берутся из XilinxCoreLib, исходники которой находятся в папке Xilinx\vhdl. Leonardo ввобще проигнорирует все GoreGen модули и будет смотреть на них, как на black box

 

Синтез CoreGen не связан с моделированием, за редким случаем, когда GoreGen выдаёт VHDL модель модуля. Модели реально берутся из XilinxCoreLib, исходники которой находятся в папке Xilinx\vhdl. Leonardo ввобще проигнорирует все GoreGen модули и будет смотреть на них, как на black box

В догонку :) Зато ISE можно попросить сгенерировать пост-синтезис VHDL модель после синтеза

[Alex_AZ 0]

Расскажите плиз, каким образом. А то ISE стоит, но так уж сложилось у нас, пользуемся Leonardo.

[alee 0]

CoreGen обычно генерит модель для симуляции и нетлист. Соответственно при синтезе проекта нужно использовать нетлист. азбука, но мало ли ...

 

В ISE - слева список процесов:

на любом из этапов можно сгенерить симулэшн-модель(Generate Post - ...... Simulation Model)