[Алексей Б. 0]

Дико извиняюсь за банальнейший вопрос! ... и все така задам его:

Какой язык выбрать для изучения? Кое что почитал о них и очень бы хотелось услышать "за" и "против"...

Так как я с языками описания аппаратуры дела не имел то основное что понял это: VHDL-похож на С++, он объектный, Verilog-на C, он процедурный, об AHDL- о нем пишется только то, какой он хороший...

[SunnyAngel 0]

Почитайте "Форум разработчиков электроники - Electronics developers forum > Сайт и форум - This site and board > Голосования и опросы форума > Опросы - ПЛИС" - много разных мнений, - выбрать сможете :)

[vLx0F 0]

http://electronix.ru/forum/index.php?showt...vhdl+vs+verilog

[vitus_strom 0]

На семинаре по Advanced Verification общался со спецами с Ментора

Прямыми текстом было сказано учите С++ за ним будующее, хотя более распространены в данный момент ВХДЛ и Верилог

[MurrVK 0]

Лучше учите и то и другое(Verilog & VHDL), неважно в какой последовательности. Потом сами решите, какой язык для вас лучше. Так или иначе понимать надо оба этих языка, так как проектов сделано много как на одном, так и на другом языке.

[CaPpuCcino 0]

Так как я с языками описания аппаратуры дела не имел то основное что понял это: VHDL-похож на С++, он объектный, Verilog-на C, он процедурный, об AHDL- о нем пишется только то, какой он хороший...

NB:никакой объектности в ВХДЛ нет.

полностью согласен с Murr Von Kater-ом посмотрите одновременно на оба языка - затем сами сможете выбрать язык по вкусу. (посмотрите темы на форуме много всего обсуждалось). Если будете читать сравнительные статейки типа VHDL vs. Verilog HDL помните что информация в них давно устарела т.к. новым стандартом для Verilog HDL является SystemVerilog HDVL

 

На семинаре по Advanced Verification общался со спецами с Ментора

Прямыми текстом было сказано учите С++ за ним будующее

что планируется новый откат к СистемСям?

[Алексей Б. 0]

Все понял. Шекспировские страсти. Как в программировании...

Всем большое пасибо! Не буду боьше докучать...

[ishergin 0]

Дико извиняюсь за банальнейший вопрос! ... и все така задам его:

Какой язык выбрать для изучения? Кое что почитал о них и очень бы хотелось услышать "за" и "против"...

Так как я с языками описания аппаратуры дела не имел то основное что понял это: VHDL-похож на С++, он объектный, Verilog-на C, он процедурный, об AHDL- о нем пишется только то, какой он хороший...

 

Какой ужас :07:

VHDL похож на ADA, в крайнем случае на Pascal, но никаким боком на С/С++ не похож :)

Верилог же похож на си.

Соотвественно из вышесказанного следует что VHDL это сверхтипизированный язык описания аппаратуры, а Verilog практически нетипизированный :)

Какой язык лучше -- это дело личных предпочтений, Вам выбирать. Я выбрал VHDL и не пожалел (т.к. обожаю типизированные языки)

AHDL, ИМХО, имеет смысл изучать если вы будете работать с CPLD от Altera....

[CaPpuCcino 0]

Всем большое пасибо! Не буду боьше докучать...

тада закройте, плз, темку - а то она сейчас бородой порастёт