[IUser 0]

Подскажите как проверить проект на VHDL, обязательно ли нужно писать для него Testbench, или это на самом паследнем этапе. Можно ли как то проверить путём пошаговой трассировки, как в языках типа С++, паскаль и т.д. В описании на ISE 8.1i я нашёл раздел TRACE, но в нём очень не понятно написано, для специалистов высокого уровня.

Где можно скачать руководство типа, нажмите эту кнопку, введите это и т.д.

[Postoroniy_V 0]

Подскажите как проверить проект на VHDL, обязательно ли нужно писать для него Testbench, или это на самом паследнем этапе. Можно ли как то проверить путём пошаговой трассировки, как в языках типа С++, паскаль и т.д. В описании на ISE 8.1i я нашёл раздел TRACE, но в нём очень не понятно написано, для специалистов высокого уровня.

Где можно скачать руководство типа, нажмите эту кнопку, введите это и т.д.

смотря что за проект. от этого и зависит нужен или не нужен тестбенч.

можно и не писать его, а нарисовать тестовые вектора в вэйформе.

вообщем вариантов не так много :)

шаговая отладка есть в active hdl. думаю есть и в modelsim.

[IUser 0]

active hdl. и modelsim это компиляторы? Где их можно скачать?

[Apast 0]

active hdl. и modelsim это компиляторы? Где их можно скачать?

 

Это пакеты для симуляции HDL языков (VHDL, VerilogHDL и т.п.).

По Activ-HDL можно посмотреть на www.aldec.com, и даже скачать эвалюшен версию.

Кроме симуляции он поддерживает ведение проекта, вызов сторонних синтезаторов (например Synplify)

и имплементаторов (например ISE для XILINX).

[sazh 3]

Если при описании схемы Вы опираетесь на документ xst.pdf, значит используете подход data flow (поток данных), который ориентируется на конкретную схему.

Следовательно Вы можете посмотреть в RTL просмотрщике на свою реализацию и убедиться, что синтезатор правильно понял ход Ваших мыслей. А дальше в симуляторе достаточно проверить частный случай (реакцию схемы на входные воздействия). Наверно достаточно встроенного.

[IUser 0]

А где RTL просмотрщик находится, как его запустить?

[o-henry 0]

А где RTL просмотрщик находится, как его запустить?

Если речь идет об ISE, то:

В окне Sources in project выбираете ваш VHDL файл, затем в окне Processes for sources в разделе Syntesize дважды щелкнуть мышью на пункте View RTL Schematic

[IUser 0]

Я запустил RTL и вот что мне выдало

 

Number of errors : 2 ( 0 filtered)

Number of warnings : 0 ( 0 filtered)

Number of infos : 0 ( 0 filtered)

 

 

Process "Synthesize" failed

 

Как теперь искать ошибки?

[o-henry 0]

Я запустил RTL и вот что мне выдало

 

Number of errors : 2 ( 0 filtered)

Number of warnings : 0 ( 0 filtered)

Number of infos : 0 ( 0 filtered)

 

Process "Synthesize" failed

 

Как теперь искать ошибки?

 

Так в том же окне (или на вкладке ERRORS) и почитайте.

Там и ошибка описана, и строка, в которой ошибка обнаружена.

Если мыщью щелкнуть по описанию ошибки - откроется файл, в котором она найдена и курсор станет на нужную строку.

Если щелкнуть по коду ошибки - откроется результат поиска по сайту Xilinx с описанием этой ошибки.

[IUser 0]

Спасибо! Разобрался с этим.

А как я теперь могу праверить правильность работы алгаритма?

[o-henry 0]

Спасибо! Разобрался с этим.

А как я теперь могу праверить правильность работы алгаритма?

а вот тут уже нужен тестбенч.

[IUser 0]

active hdl. и modelsim проверяют только синтаксис? Или с их помащю можно построчно пройтись по всей программе и проверить правильность реализации алгаритма?

[Very_hard 0]

active hdl. и modelsim проверяют только синтаксис? Или с их помащю можно построчно пройтись по всей программе и проверить правильность реализации алгаритма?

Это симуляторы(особенно, моделсим :)). С их помощью можно промоделировать работу проекта: задать входные воздействия(например, с помощью временных диаграмм) и посмотреть, соответствуют ли выходы проекта или его внутренние сигналы тому, что Вы планировали. Такая вот проверка.

Поскольку "проект на VHDL" у Вас скорее всего предназначен для создания прошивки микросхемы, то воспринимайте его не как программу, а как описание логической схемы. Трудно представить, как можно проверить схему построчно :). Скорее уж, как в реальном устройстве, посмотреть осциллографом те или иные цепи в тот или иной момент времени. Симуляторы позволяют провести подобные исследования схемы, описанной на HDL.

[sazh 3]

В пакете есть документ - быстрый старт. Чего проще воспользоваться встроенным симулятором (графический ввод входных воздействий). И изучить сначала возможности пакета.

[IUser 0]

На сколько я понял, проверить проект на VHDL можно только задав входые воздействия, и посмотрев что будет на выходе?