Подскажите как проверить проект на VHDL, обязательно ли нужно писать для него Testbench, или это на самом паследнем этапе. Можно ли как то проверить путём пошаговой трассировки, как в языках типа С++, паскаль и т.д. В описании на ISE 8.1i я нашёл раздел TRACE, но в нём очень не понятно написано, для специалистов высокого уровня.
Где можно скачать руководство типа, нажмите эту кнопку, введите это и т.д.