RST 0 15 апреля, 2014 Опубликовано 15 апреля, 2014 · Жалоба Привет всем. Пытаюсь запустить моделсим из квартуса. Скачал последнюю 13-ю версию квартуса и моделсима с сайта альтеры. Написал простенький код на VHDL, скомпилировал, все гуд. Но при попытке запуска RTL анализа появляется окно с ошибкой о ненайденом исполнительном файле modelsim-altera: Проверил в опциях путь, все ок: Кто-нибудь узал 13-ый квартус с моделсимом? Не могу понять где косяк. По моему решилось добавлением "\" после win32aloem Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
tems-ya 0 27 апреля, 2014 Опубликовано 27 апреля, 2014 (изменено) · Жалоба Парни, может кто поделиться любым (хоть счетчик) готовым проектом, в котором из 13 квартуса можно в моделсиме посмотреть поведение системы на уровне вентилей. Чтобы загрузил, запустил и уведел работающий результат. Нужна рыба разобраться как эту связку можно заставить работать. Уже месяц пытаюсь побороть данную систему - дальше поведенческого моделирования продвинуться не могу... Изменено 27 апреля, 2014 пользователем tems-ya Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
RamZoom 0 26 мая, 2014 Опубликовано 26 мая, 2014 · Жалоба А существует какая-нибудь программа автоматического формирования тестбенча verilog и (или) vhdl кода??? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
iosifk 3 26 мая, 2014 Опубликовано 26 мая, 2014 · Жалоба А существует какая-нибудь программа автоматического формирования тестбенча verilog и (или) vhdl кода??? Такого в принципе быть не может. Что-то можно сделать автоматически, но не все... К примеру, откуда "микроконтроллер" может знать, с какой программой он будет работать? Вот так же и Вериложный файл не может "знать" как и в каком порядке к нему будут приложены входные воздействия... Смотрите на veriloghdl.org есть программа МЕС2012 они вроде может слепить тестбенч... А какие проблемы есть с тесбенчем? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
RamZoom 0 26 мая, 2014 Опубликовано 26 мая, 2014 · Жалоба Да вот работал в квартусе со стандартным симулятором, а сейчас нужно перейти на моделсим. Посмотрел там дописывать нужно и задержки и прочее. Решил спросить по этому поводу Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
iosifk 3 26 мая, 2014 Опубликовано 26 мая, 2014 · Жалоба Да вот работал в квартусе со стандартным симулятором, а сейчас нужно перейти на моделсим. Посмотрел там дописывать нужно и задержки и прочее. Решил спросить по этому поводу Странно... Вот МоделСим - это как раз и есть самый стандартный симулятор... А "дописывать" задержки там не нужно. Смотрите RTL симуляцию и если компилятор говорит, что все развел в соотв. с заданными констрейнами, то больше ничего и не нужно... Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
gotcha 0 1 октября, 2014 Опубликовано 1 октября, 2014 · Жалоба А существует какая-нибудь программа автоматического формирования тестбенча verilog и (или) vhdl кода??? Возможно создание скелета тестбенча. Наприм. в Active-hdl герерируется: инстанс тестируемого модуля с объявлением портов, параметров... С помощью скриптовых языков можно прикрутить свои шаблоны, но тесткейсы придется писать самому. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Fitc 0 28 мая, 2015 Опубликовано 28 мая, 2015 · Жалоба Сайт, в котором можно моделировать и синтезировать в open-source САПРах: http://www.edaplayground.com/ Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Mikhail B. 0 17 ноября, 2017 Опубликовано 17 ноября, 2017 · Жалоба С определенной натяжкой можно считать методическим материалом по Quartus выложенное эфовцами здесь. Здравствуйте, мне тоже очень важна и интересна эта информация. Даже готов помочь с переводом с английского. Но эта ссылка не работает почему-то, не могу посмотреть материал. Помогите Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
iosifk 3 17 ноября, 2017 Опубликовано 17 ноября, 2017 · Жалоба Здравствуйте, мне тоже очень важна и интересна эта информация. Даже готов помочь с переводом с английского. Но эта ссылка не работает почему-то, не могу посмотреть материал. Помогите По Квартусу было много статей. Смотрите "Архив" на kit-e.ru Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
1891ВМ12Я 0 20 ноября, 2017 Опубликовано 20 ноября, 2017 · Жалоба Да вот работал в квартусе со стандартным симулятором, а сейчас нужно перейти на моделсим. Посмотрел там дописывать нужно и задержки и прочее. Решил спросить по этому поводу Для чисто функциональной симуляции RTL так делать не требуется. А существует какая-нибудь программа автоматического формирования тестбенча verilog и (или) vhdl кода??? Только простейшие шаблоны, не думаю что ИИ развит настолько, чтобы создавать хорошие тесты. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
_sda 0 20 ноября, 2017 Опубликовано 20 ноября, 2017 · Жалоба Только простейшие шаблоны, не думаю что ИИ развит настолько, чтобы создавать хорошие тесты. А что, модельсим умеет делать заготовки для тест-бенча? Редко им пользуюсь но всё же интересно. Просветите? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
_Ivan_ 0 21 ноября, 2017 Опубликовано 21 ноября, 2017 · Жалоба Сам уже думаю написать скрипт на питоне, который генерит по модулю тетсбенч, точнее его заготовку - инстанс модуля, все параметры, все входы и выходы как лоджик, тактирование, таск резета и блок ассершенов на выходы что они никогда не будут $unknown Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
iosifk 3 21 ноября, 2017 Опубликовано 21 ноября, 2017 · Жалоба Сам уже думаю написать скрипт на питоне, который генерит по модулю тетсбенч, точнее его заготовку - инстанс модуля, все параметры, все входы и выходы как лоджик, тактирование, таск резета и блок ассершенов на выходы что они никогда не будут $unknown Вот гляньте бесплатное, но возможно это не все то, о чем мечталось... Download link: http://www.veriloghdl.org/download/vtc2012setup.exe Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
_sda 0 22 ноября, 2017 Опубликовано 22 ноября, 2017 · Жалоба Сам уже думаю написать скрипт на питоне, который генерит по модулю тетсбенч, точнее его заготовку - инстанс модуля, все параметры, все входы и выходы как лоджик, тактирование, таск резета и блок ассершенов на выходы что они никогда не будут $unknown В Active-HDL я просто нажимаю кнопку Generate Testbench и вуаля, тестбенч готов... Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться