des00 25 27 мая, 2008 Опубликовано 27 мая, 2008 · Жалоба Добрый день господа!!! Наконец то докурил до конца доку по VMM, последние главы SYSTEM-LEVEL VERIFICATION и PROCESSOR INTEGRATION VERIFICATION вводят в основы технологии XVС (EXTENSIBLE VERIFICATION COMPONENTS). И если с софтовой частью все более, менее понятно, то раздел HARDWARE-ASSISTED VERIFICATION ставит в тупик. А именно как модель для моделирования переноситься в железо? Насколько я понимаю данный процесс должен быть простым и однозначным, иначе потребуется верификация самого блока для тестирования, но с другой стороны для симуляции нет смысла делать его в RTL виде и при этом отказываться от современных возможностей HVL. Разбирался ли ли кто нибудь с технологиями XVC ? Если да то не могли бы прояснить технологию предлагаемую авторами данной методики от синопсиса ? Спасибо. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
yes 7 22 июля, 2008 Опубликовано 22 июля, 2008 · Жалоба доки от CADENCE особо интересны, имхо, sysverilog.pdf и abv* интересно мнение знающих, про эти доки http://electronix.ru/forum/index.php?showtopic=50571 Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
des00 25 31 июля, 2008 Опубликовано 31 июля, 2008 · Жалоба в продолжение темы про OVM http://www.mentor.com/products/fv/questa_e...ation_tech_news Debug - common debug environment with advanced visibility for SystemVerilog classes, dynamic objects, and built-in OVM support. таки дождались встроенной поддержки. ждем 6.4 квесту Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Vadim 0 31 июля, 2008 Опубликовано 31 июля, 2008 · Жалоба ждем 6.4 квесту Я извиняюсь, а чего ждать-то? В известном месте лежит. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
CaPpuCcino 0 31 июля, 2008 Опубликовано 31 июля, 2008 · Жалоба Я извиняюсь, а чего ждать-то? В известном месте лежит. да и как-то к документации по SystemVerilog-у слабо относится Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
des00 25 1 августа, 2008 Опубликовано 1 августа, 2008 · Жалоба 2 Vadim нда, старею. надо было сначала известное место проверить %) да и как-то к документации по SystemVerilog-у слабо относится Ну если подходить с такой точки зрения, то разговорам о VMM/OVM/AVM не место в этой теме, больше о подходах к верификации на SV здесь писать не буду %) Хотел подвести черту к недавнему диалогу о выборе между OVM/AVM, как и планировалось менторовцы переходят на OVM, оставляя для AVM только саппорт. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
CaPpuCcino 0 1 августа, 2008 Опубликовано 1 августа, 2008 · Жалоба Ну если подходить с такой точки зрения, то разговорам о VMM/OVM/AVM не место в этой теме по-моему слишком ёмкая тема. лучше выносить в отдельный топик, иначе структурированность потеряем - получится "все-обо-всём" Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Intekus 0 8 августа, 2008 Опубликовано 8 августа, 2008 · Жалоба Момент синтаксиса: поддерживает ли SV вложенные (через import) пакеты? По БНФ-синтаксису, вроде не обязан (однажды так обжёгся на вложенных generate) - но это было бы так удобно... Пример: package pak1; typedef bit[3:0] nible; endpackage : pak1 //############################## package pak2; import pak1::*; endpackage : pak2 //############################## module m0; import pak1::*; nible q; endmodule //############################## module m1; import pak2::*; nible q; endmodule //############################## module m2; import pak2::nible; nible q; endmodule m0 и m2 (!) компилируются, а m1 - нет; используется Quartus 7.2. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Вардан 0 15 октября, 2008 Опубликовано 15 октября, 2008 · Жалоба http://www.asic-world.com/systemverilog/index.html http://www.asic-world.com/systemverilog/tutorial.html Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
CaPpuCcino 0 16 октября, 2008 Опубликовано 16 октября, 2008 · Жалоба по OVM появился тьюториал: http://www.doulos.com/knowhow/sysverilog/ovm/ Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
CaPpuCcino 0 22 октября, 2008 Опубликовано 22 октября, 2008 · Жалоба очень недурственный учебный ресурс (тьюториалы) по SystemVerilog - http://testbench.in/ помимо прочего рассматриваются такие вопросы как: классы СВ, рандомизация в СВ, утверждения (SVA), DPI, управление с помощью событий (events) приводятся примеры верификации проекта как на чистом SV, так и построенных по методологии VMM, AVM Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
CaPpuCcino 0 25 октября, 2008 Опубликовано 25 октября, 2008 · Жалоба у Doulos появилась в открытом доступе очень недурственная бумажка на тему процесса перехода от TLM модели к RTL (рекоммендую любителям пректирования больших систем по принципу "сверху-вниз"): Seamless Refinement from Transaction Level to RTL Using SystemVerilog Interfaces (http://www.doulos.com/knowhow/sysverilog/ тамнайдёте) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
CaPpuCcino 0 15 ноября, 2008 Опубликовано 15 ноября, 2008 · Жалоба обнаружил интерсную бумажку по интеграции SystemVerilog и SystemC через DPI (интересно что в списке публикаций она на сайте Сузерленда не числится, хотя на сервере лежит) http://www.sutherland-hdl.com/papers/2004-...ith_SystemC.pdf Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
CaPpuCcino 0 17 ноября, 2008 Опубликовано 17 ноября, 2008 · Жалоба господа, может ли функция SV возвращать непакованный массив не через список параметров а через собственное имя? например: function type_x some_function_name [unpacked_dimension_number] (input type_y input_variable); ... endfunction ... a=some_function_name(.input_variable(x)); я так понимаю только через определение нового непакованного типа typedef type_x unpaced_vector_type_t [unpacked_dimension_number]; function unpaced_vector_type_t some_function_name (input type_y input_variable); ... endfunction или я чего-то не доглядел в нынешнем стандарте? спс Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
des00 25 18 ноября, 2008 Опубликовано 18 ноября, 2008 · Жалоба или я чего-то не доглядел в нынешнем стандарте? ИМХО вы поняли все правильно, только через введение нового типа %) Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться