Jump to content
    

Обработка помех на пути сигнала

Доброго времени суток. Не знаю, по адресу ли пишу..
Ну в общем, возникла задача обрабатывать сигнал на котором есть вероятность возникновений кратковременных всплесков. Какого-то решения в интернете не нашел, что-то пытался сделать сам, но сомневаюсь в адекватности решения.
Ничего лучше не придумал, чем пропустить сигнал и его задержанный вариант через элемент "И". На фото S - искомый сигнал, S_d - он же задержанный, S_o - выходной сигнал. То есть если произойдёт помеха на линии, то на выходе элемента "И" она не должна появиться. Выход измениться, только если время сигнала в высоком состояние будет больше чем время задержки сигнала S_d относительно S. Это допустимый вариант? Или я могу в корне ошибаться? Симуляция вроде бы показала такое же поведение, как и теория. Спасибо.

question.jpg

Share this post


Link to post
Share on other sites

какая длительность помехи? А если она будет длиннее, чем время задержки этих двух элементов?
1. применить на входе аналоговый фильтр нельзя?

2. можно добавить RC цепочку к Вашей схеме (если кол-во лог. элементов задержки ожидается слишком большим, да и разброс задержки будет более предсказуемым)

3. поставить счетчик (времени) - когда уже можно считать принятый сигнал уже валидным.

Share this post


Link to post
Share on other sites

Обычный фильтр анти дребезга. 

Share this post


Link to post
Share on other sites

5 минут назад, Yuri124 сказал:

какая длительность помехи? А если она будет длиннее, чем время задержки этих двух элементов?

Про длительность не скажу, однако я подумал в любом случае, если способ рабочий он уменьшит вероятность помехи, если скажем она будет до 5 нс. при периоде частоты 100 нс. (10MHz) 

4 минуты назад, Flip-fl0p сказал:

Обычный фильтр анти дребезга. 

Надо было уточнить в вопросе, что мне надо получить сигнал на первом фронте при его появлении. То есть я не могу к слову поставить синхронизатор из двух триггеров, ибо они создадут задержку на два периода частоты. 

Share this post


Link to post
Share on other sites

47 минут назад, den6656 сказал:

допустимый вариант?

Допустимый, только ЛЭ для 6 нс потребуется малость поболее, чем нарисовано, и схема не соответствует диаграмме, а также, помехи обычно симметричны, и от таких это не избавит.

Share this post


Link to post
Share on other sites

10 минут назад, Plain сказал:

Допустимый, только ЛЭ для 6 нс потребуется малость поболее, чем нарисовано, и схема не соответствует диаграмме, а также, помехи обычно симметричны, и от таких это не избавит.

Можно, пожалуйста, разъяснить, что значит помехи симметричны? Симметричны относительно чего? 

Edited by den6656

Share this post


Link to post
Share on other sites

Обычно одинаково ожидать иголки как 0, так и 1.

Share this post


Link to post
Share on other sites

14 hours ago, den6656 said:

что мне надо получить сигнал на первом фронте при его появлении

то есть надо фильтьровать совсем без задержки или всё таки задержка на какой-то период возможна?

Share this post


Link to post
Share on other sites

15 минут назад, kpv сказал:

то есть надо фильтьровать совсем без задержки или всё таки задержка на какой-то период возможна?

Ну наверное, задержка в 1 период частоты допустима, я пока расплывчато представляю все детали 

Share this post


Link to post
Share on other sites

On 2/27/2024 at 8:58 AM, den6656 said:

наверное, задержка в 1 период частоты допустима, я пока расплывчато представляю все детали 

Фильтрация этой помехи должна осуществляться внутри FPGA или же можно снаружи, перед входом к-л схему прикрутить?
Если внутри FPGA - реально ли добавить блочок, работающий на частоте, скажем, мегагерц 50-100? - для фильтрации этих коротких помех и минимизации времени поступления правильного сигнала на обработку.
 

Этот входной сигнал - он же асинхронен по отношению к тактовой частоте устройства в ПЛИС?

Share this post


Link to post
Share on other sites

5 минут назад, Yuri124 сказал:

Фильтрация этой помехи должна осуществляться внутри FPGA или же можно снаружи, перед входом к-л схему прикрутить?
Если внутри FPGA - реально ли добавить блочок, работающий на частоте, скажем, мегагерц 50-100? - для фильтрации этих коротких помех и минимизации времени поступления правильного сигнала на обработку.
 

Этот входной сигнал - он же асинхронен по отношению к тактовой частоте устройства в ПЛИС?

Спасибо всем за ответы, по ним я понял, надо искать более рациональный метод, в том числе из предложенных выше, чем костыль в шапке темы.

Edited by den6656

Share this post


Link to post
Share on other sites

Join the conversation

You can post now and register later. If you have an account, sign in now to post with your account.

Guest
Reply to this topic...

×   Pasted as rich text.   Paste as plain text instead

  Only 75 emoji are allowed.

×   Your link has been automatically embedded.   Display as a link instead

×   Your previous content has been restored.   Clear editor

×   You cannot paste images directly. Upload or insert images from URL.

×
×
  • Create New...