ysmat 0 27 декабря, 2020 Опубликовано 27 декабря, 2020 · Жалоба возможна ли конвертация нарисованной схемы с использованием библиотечных функций в текстовый вид типа verilog или VHDL нужно для переноса модуля в другой проект опция create hdl design file бесполезна так как создает файл по прежнему связаный с мегафункциями текущего проекта нужна полная конвертация логики в текст так чтоб в другой проект добавить только один файл Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Gorby 6 27 декабря, 2020 Опубликовано 27 декабря, 2020 · Жалоба ActiveHDL такое делает на раз. Естественно мегафункции сохраняются. Но их текст просто руками включаете в один выходной файл. Для VHDL точно работает. Про верилог не знаю. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Maverick_ 15 28 декабря, 2020 Опубликовано 28 декабря, 2020 · Жалоба Полная конвертация только ручками. Конвертор это сделает как схему содинений библиотечных примитивов на verilog или VHDL Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
pavlovconst 5 28 декабря, 2020 Опубликовано 28 декабря, 2020 · Жалоба Попробуйте сгенерировать нетлист и импортировать его в другой проект. См. пункт "EDA netlist writer" в окне Tasks Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться