[ysmat 0]

возможна ли конвертация нарисованной схемы
с использованием библиотечных функций
в текстовый вид типа verilog или VHDL
нужно для переноса модуля в другой проект
опция create hdl design file бесполезна так как
создает файл по прежнему связаный с мегафункциями текущего
проекта
нужна полная конвертация логики в текст так чтоб
в другой проект добавить только один файл

[Gorby 6]

ActiveHDL  такое делает на раз. Естественно мегафункции сохраняются. Но их текст просто руками включаете в один выходной файл. Для VHDL точно работает. Про верилог не знаю. 

[Maverick_ 15]

Полная конвертация только ручками. Конвертор это сделает как схему содинений библиотечных примитивов на verilog или VHDL

[pavlovconst 2]

Попробуйте сгенерировать нетлист и импортировать его в другой проект. См. пункт "EDA netlist writer" в окне Tasks