[ovn 0]

5 минут назад, vitzap сказал:

Насколько я понимаю, никак. Да и работа PL части без инициализации проца в "реальной жизни" неосуществима - загрузкой PL занимается проц. Вы же не будете в реальном изделии грузить ПЛИС по JTAG?

Я так понимаю, что FSBL грузит PS потом PL, но сами регистры процессора не установлены и генерации нет. Наверняка как то можно. 

Изменено 18 ноября, 2020 пользователем ovn

[Гость vitzap]

Just now, ovn said:

ILA в PL создаётся до Hello Word из SDK. Вот Вивада и ругается. 

Refesh Target

[Nick_K 0]

37 minutes ago, ovn said:

Откуда клок завести, если на плате один генератор для Zynq, на отдельную ножку со внешнего генератора, без проблем, но абсолютно не нужно. 

Что за плата? Если любая отладка, то к PL по-любому должен быть клок подведён.

[ovn 0]

8 минут назад, vitzap сказал:

Refesh Target

Я шью микросхему .bit +  указываю .ltx  после этого должно окно анализатора открыться. Но вместо этого ошибка. Refesh Target ничего не даёт. 

Изменено 18 ноября, 2020 пользователем ovn

[alexadmin 0]

1 hour ago, vitzap said:

Refesh Target

Далеко не всегда срабатывает. Я тут наупражнялся, когда ILA был подключен к репрограммируемом клоку АЦП. Пришлось делать fifo и переводить на близкую постоянную частоту.

[Raven 8]

3 hours ago, ovn said:

Я шью микросхему .bit +  указываю .ltx  после этого должно окно анализатора открыться. Но вместо этого ошибка. Refesh Target ничего не даёт. 

 

Если вы про то сообщение об ошибке, которое в стартовом сообщении,- то похоже, в вашем бит-файле просто нет ILA составляющей (несмотря на наличие ltx-файла в результатах компиляции). А вот почему - внимательно посмотрите сообщения при сборке.

[Гость vitzap]

3 hours ago, ovn said:

Я шью микросхему .bit +  указываю .ltx  после этого должно окно анализатора открыться. Но вместо этого ошибка. Refesh Target ничего не даёт. 

 

Не должно. Откроется тогда, когда будет такт на ILA и вы нажмете Refresh Target. Скажу, что у меня тоже плата с Zynq без такта на PL, и я успешно работаю с логическим анализатором.

[ovn 0]

18.11.2020 в 19:21, vitzap сказал:

Не должно. Откроется тогда, когда будет такт на ILA и вы нажмете Refresh Target. Скажу, что у меня тоже плата с Zynq без такта на PL, и я успешно работаю с логическим анализатором.

Спасибо за ответ, запустил логический анализатор.

[Мур 1]

On 11/18/2020 at 3:10 PM, ovn said:

Ну да, основной интерес откуда взять clk для PL, если Zynq как бы отдельно живёт. 

Простой вопрос по теме  https://habr.com/ru/articles/508292/     PIO  подключения.

Оторопел, когда не увидел а перечне внешних пинов сигналов тактирования? Только 4 входа и 4 выхода!

А если мне дальше развивать архитектуру и ставить свои дополнительные модули  при своем тактировании, автоматически нарываюсь на асинхронность предполагаемой системы!  На диаграмме процессорного модуля опорная частота есть , но она никуда не подключена.

Как это понимать, корифеи?

[Мур 1]

On 2/9/2024 at 8:51 AM, Мур said:

Как это понимать, корифеи?

[Alex77 4]

а вас не смущает что:

- не прочитано описание корки проца? даже по диагонали..

- наименование цепей в БД ?

итд

на этой схеме в реалии дофига и больше частот (clk) в наличии...

[Мур 1]

17 minutes ago, Alex77 said:

а вас не смущает что:

Вопрос масштаба..  Вот крупнее

.XDC   скупа и ни слова о тактировании!!!!

#Switches

set_property PACKAGE_PIN G15 [get_ports {iSwitches[0]}]

set_property PACKAGE_PIN P15 [get_ports {iSwitches[1]}]

set_property PACKAGE_PIN W13 [get_ports {iSwitches[2]}]

set_property PACKAGE_PIN T16 [get_ports {iSwitches[3]}]

set_property IOSTANDARD LVCMOS33 [get_ports {iSwitches[*]}]

#LEDs

#IO_L23P_T3_35

set_property PACKAGE_PIN M14 [get_ports {oLeds[0]}]

set_property PACKAGE_PIN M15 [get_ports {oLeds[1]}]

set_property PACKAGE_PIN G14 [get_ports {oLeds[2]}]

set_property PACKAGE_PIN D18 [get_ports {oLeds[3]}]

set_property IOSTANDARD LVCMOS33 [get_ports {oLeds[*]}]

[Maverick_ 15]

Сделайте вывод клока из процессора.

[Alex77 4]

рука лицо... в описалове на проц корку - есть схема тактирования  оного и его параметры (смысле клока), а так же там сказано что можно выдавать "наружу" нужные слоки в количестве до 4 шт. Блин если открыть глаза и посмотреть в БД там "чОрным по бЫлому" написано FCLK_CLK0. С другой стороны никто не мешает припаять ещё с "пяток" генераторов к выводам плисы....

[Мур 1]

15 minutes ago, Alex77 said:

 

спасибо...