MaratZuev 0 6 августа, 2020 Опубликовано 6 августа, 2020 · Жалоба On 8/2/2020 at 12:29 AM, Джеймс said: Важно! Должны совпадать версии(!) Synplify а также настройки(!) Synplify. Где посмотреть версию и где хранятся эти настройки? On 8/2/2020 at 12:29 AM, Джеймс said: Итак, в первую очередь нужно синтезировать проект из исходников и получить файл *.edn Могу я собрать проект (заново) из исходников и файлов ограничений одной версией Libero (11.9), а синтезировать Synlify от другой версии Libero (11.8)? А то я собрать проект в 11.8 не могу: хочу попробовать собрать в 11.9. Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Джеймс 3 7 августа, 2020 Опубликовано 7 августа, 2020 · Жалоба On 8/6/2020 at 1:05 PM, MaratZuev said: Где посмотреть версию и где хранятся эти настройки? Могу я собрать проект (заново) из исходников и файлов ограничений одной версией Libero (11.9), а синтезировать Synlify от другой версии Libero (11.8)? А то я собрать проект в 11.8 не могу: хочу попробовать собрать в 11.9. Давайте сначала разберемся с созданием нового проекта (все сообщения не осилил, поэтому может где и повторю то же, что уже сказано другими участниками) 1) Итак, вы создаете новый проект, выбираете Device 2) На пункте Add HDL Sources импортируете ваши Verilog файлы, которые у вас где-то лежат 3) После этого проверяете вкладку Design Hierarchy, там должны появиться все ваши файлы 4) Перейдя на вкладку Design Flow создаете Smart Design, называете его допустим Top 5) Из вкладки Design Hierarchy перетаскиваете на рабочую область Smart Design Ваш файл верхнего уровня (!!) в данном примере это counter.v 6) Подсоединяете pad-ы (правая кнопка мыши --> Promote to top level) 7) Запускаете Generate Design Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Джеймс 3 7 августа, 2020 Опубликовано 7 августа, 2020 · Жалоба 8) Вкладка Design Hierarchy, правая кнопка мыши на Top-e, нажимаете Set As Root 9) Вкладка Design Flow, запускаете Синтез После этого Вы забудете про проблему "сделаю первый файл, что мне попался (которые ты мне подсунул), верхним в иерархии!" On 8/6/2020 at 1:05 PM, MaratZuev said: Где посмотреть версию и где хранятся эти настройки? Вкладка Design Flow Synthesize --> правая кнопка мыши --> Open Interactively Help --> About this program Ну а настройки здесь: On 8/6/2020 at 1:05 PM, MaratZuev said: Могу я собрать проект (заново) из исходников и файлов ограничений одной версией Libero (11.9), а синтезировать Synlify от другой версии Libero (11.8)? Проект, созданный в 11.9 версией 11.8 cкорее всего просто не откроется (но я такую комбинацию не проверял) Проект созданный в 11.8 можно открыть версией 11.9; при этом Libero предложит за-архивировать старую версию НО надеюсь, если будете следовать написанному чуть выше, такие изыски вам не понадобятся Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
MaratZuev 0 8 августа, 2020 Опубликовано 8 августа, 2020 · Жалоба On 8/7/2020 at 3:50 AM, Джеймс said: 7) Запускаете Generate Design У меня Generate Component: это не важно? On 8/7/2020 at 4:06 AM, Джеймс said: 8) Вкладка Design Hierarchy, правая кнопка мыши на Top-e, нажимаете Set As Root Но у меня Top и так уже Root-ом был: зачем мне плодить сущности? Если один файл из нескольких - top, неужели я никаким способом, кроме того, как Вы предлагаете с созданием ещё одного (поверх старого) не могу сказать IDE: вот бери этот файл и считай его top-ом, как это делается в Quatus-е? Зачем ещё-то надстройка? On 8/7/2020 at 4:06 AM, Джеймс said: 9) Вкладка Design Flow, запускаете Синтез Констрейны, импортированные мною (Вы о них не упомянули, наверное, для краткости изложения, да и правильно, но я импортировал и временные и пространственные ограничения) показаны неподключенными: ЧЯДНТ? On 8/7/2020 at 4:06 AM, Джеймс said: После этого Вы забудете про проблему "сделаю первый файл, что мне попался (которые ты мне подсунул), верхним в иерархии!" Проблему хочется не просто забыть, но научиться решать самым простым и понятным (не IDE, а мне) способом. Если IDE по-другому не умеет, то и закрываем вопрос, но, вот, не верю, т.к. не понимаю. On 8/7/2020 at 4:06 AM, Джеймс said: Проект, созданный в 11.9 версией 11.8 cкорее всего просто не откроется (но я такую комбинацию не проверял) У Альтеры старый Quartus ругается на то, что ему не нравится, и, путём выбрасывания этих, непонятных ему строк, он вполне себе запускается. Тут, наверное, так же? On 8/7/2020 at 4:06 AM, Джеймс said: НО надеюсь, если будете следовать написанному чуть выше, такие изыски вам не понадобятся Да, вот, не знаю: сохранил проект, вернулся к установкам: Вот с каким я чипом работаю сейчас? Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
Джеймс 3 8 августа, 2020 Опубликовано 8 августа, 2020 · Жалоба 9 hours ago, MaratZuev said: У меня Generate Component: это не важно? >>>> не важно Констрейны, импортированные мною (Вы о них не упомянули, наверное, для краткости изложения, да и правильно, но я импортировал и временные и пространственные ограничения) показаны неподключенными: ЧЯДНТ? Пока по constrain-ам. Я загрузил Ваш проект KSK2. Констрейны для трассировки попробуйте добавить следующим образом. 1) Двойной щелчок на Constraints (под пунктом Compile ! ) 2) Выбирайте Organize Constraints Files 3) Попадете в соответствующее окошко. Уберите (remove) неактуальные constrain-ы, и добавьте (Add) актуальные constrain-ы Если всё серенькое и сделать ничего не удается переключите обведенную красным овалом "кнопку" с Libero на User. Да, еще. В ваш файл PDC добавьте напряжения питания банков: set_iobank Bank3 -vcci 3.30 -fixed yes set_iobank Bank0 -vcci 3.30 -fixed yes и так далее.. (с актуальными параметрами) А то этого у вас сейчас нет.. После этого Ваши io.pdc и sdc.sdc должны успешно быть приняты (см. первый скриншот, всё получилось) А вот с constrain-ами для синтеза похоже всё сложнее. Похоже у вас очень неоднозначная структура тактовых частот. Вот Clock-и, которые обнаружил Synplify. Они действительно существуют и используются?.. (вникать в проект к сожалению некогда) Кстати, при таком количестве тактовых частот иногда бывает, что уже и в самом проекте бывают проблемы (особенно проблемы с надежностью). Но вернемся к проблеме. Эти Clock-и нужно правильно описать, чтобы Synplify это описание воспринял. Пока я вижу, что он описание не воспринимает, поэтому и файл .sdc 'перечеркнут' на скриншоте. Кстати отчет находится в папке ksk2\synthesis в файле toplevel_cck.rpt Ну и требовать корректного описания constrain-ов для Synplify нужно от разработчика этого проекта. Чего нам с вами гадать-то.. P.S При этой вашей чистке проекта вы похоже удалили нужный файл "run_pinrpt.tcl" из папки \ksk2\designer\impl Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
diogenus 0 30 ноября, 2023 Опубликовано 30 ноября, 2023 (изменено) · Жалоба В 30.07.2020 в 17:39, MaratZuev сказал: ... Libero при пересборке одного и того же проекта каждый раз (какой-то его компонент) берёт в качестве начальных условий разные seed-ы, что приводит в конечном итоге к разным прошивкам. вам удалось решить проблему? У меня файл *.pdb собранный до изменения лицензии не совпадает с собранным сейчас. В проекте ничего не менял. Шаманство с индексами seed ничего не даёт. В то же время *.dat файл совпадет с собранным ранее. Или как объяснили это дело? Изменено 30 ноября, 2023 пользователем diogenus уточнение Цитата Поделиться сообщением Ссылка на сообщение Поделиться на другие сайты Поделиться
