[a123-flex 0]

Посмотрите на то как то же Интел смело открывает и так же смело закрывает свои инновационные проекты.

посмотрите, куда это его привело, и сколько уже времени он делает свой ПОСЛЕДНИЙ тик)

 

Стабильный доход от продаж classicFPGA - хорошо, но только амбициозные и крупные игроки могут себе позволить подкинуть е-монетку над кучей minerFPGA

Это вы про альтеру ? Они действительно очень амбициозно запрыгнули под интел, а главное, интересно, зачем))

Или рассчитываете из России взять хилых за вымя ?)

[blackfin 16]

Doka, паковать все раунды в одну функцию значит плодить оверхед, какая бы технология ни была. Хотя если так удобнее, то пожалуйста.

LVDS даже в дешевых FPGA сейчас существенно быстрей самой фабрики, поэтому конвейер из дешевых FPGA в котором каждая последующая FPGA делает отдельную хеш-функцию или даже свой отдельный раунд не сильно проиграет однокристальному решению на жирной FPGA. ИМХО, разумеется..

[RobFPGA 27]

Приветствую!

LVDS даже в дешевых FPGA сейчас существенно быстрей самой фабрики, поэтому конвейер из дешевых FPGA в котором каждая последующая FPGA делает отдельную хеш-функцию или даже свой отдельный раунд не сильно проиграет однокристальному решению на жирной FPGA. ИМХО, разумеется..

Увы это не так - устремляю Вашу идею к пределу - делаем конвеер на чипах ECL логики и гоним его на 2-4 GHz

 

Удачи! Rob.

[a123-flex 0]

Увы это не так - устремляю Вашу идею к пределу - делаем конвеер на чипах ECL логики и гоним его на 2-4 GHz

у меня в 6 спартане iddr тактируется 300 Мгц и разводится.

А фабрика на коде ЛА Synopsys из Identify быстрее 146МГц не разгоняется.

 

[jojo 0]

LVDS даже в дешевых FPGA сейчас существенно быстрей самой фабрики, поэтому конвейер из дешевых FPGA в котором каждая последующая FPGA делает отдельную хеш-функцию или даже свой отдельный раунд не сильно проиграет однокристальному решению на жирной FPGA. ИМХО, разумеется..

 

Сумнительно, ведь контекст это вектор размером порядка 512 блок и 512 состояние. На вход и выход - в 2 раза больше. А так - да, может это мини-грааль такой. Надо посмотреть.

 

 

[blackfin 16]

Увы это не так - ...

Что значит "не так"? У XC7A200 240 LVDS пар и по каждой паре можно передавать 1.2 Gbps. Частота фабрики около 400 MHz, ЕМНИП. Сам алгоритм, хорошо, если заведется на 200 MHz. Не думаю, что при передаче 120 бит из одной FPGA в другую на скорости 1.2 Gbps хеш-функция в FPGA будет простаивать..

[baumanets 12]

Меня интересует почему Х или А или L или кто-то менее жирный не видит очевидной возможности для буста бизнеса, ситуация выглядит так: низы не могут, верхи не хотят.

Так закон Конвея никто не отменял. Чтобы вывести на рынок новую структуру, нужно сделать новую организационную структуру.

 

Здесь тот случай, когда проще подождать и поглотить, чем вкладывать, реорганизовывать и развивать.

О том, сколько продуктов поглотили Cadence с Synopsys-ом, думаю знают многие.

[RobFPGA 27]

Приветствую!

 

у меня в 6 спартане iddr тактируется 300 Мгц и разводится.

А фабрика даже на коде ЛА Synopsys из Identify быстрее 140МГц не разгоняется.

Однако разница в 4 раза.

Сравнили тоже - магистральный пожарный гидрант со сборной кишкой из садовых поливных шлангов. :)

Посмотрите в очетах после P&R - куда "водичка" утекает.

 

Удачи! Rob.

 

[StewartLittle 41]

возможно они просто информированы лучше вашего, и не хотят потерять деньги от вложений в бизнес, который завтра исчезнет как дым)

+1

... когда Джо Кеннеди услышал об акциях от чистильщика ботинок и понял, что надо срочно продавать.

(с) :)

[jojo 0]

+1

(с) :)

 

Просто proof of work - хлам. Бесполезные хэши. Сама идея-то криптовалют ничего, но нет мерила их цен.

Хотя вообще хэши имеют свою цену, вернее, аргументы хэш-функций.

[a123-flex 0]

Сравнили тоже - магистральный пожарный гидрант со сборной кишкой из садовых поливных шлангов. :)

Посмотрите в очетах после P&R - куда "водичка" утекает.

Я правильно вас понимаю, так вы выражаете свое фи инженерам из Synplicity и Synplify ?

[RobFPGA 27]

Приветствую!

Я правильно вас понимаю, так вы выражаете свое фи инженерам из Synplicity и Synplify ?

Нет, неправильно - я так выражаю свои сомнения вашим способностям анализа структуры FPGA. :crying:

 

Удачи! Rob.

 

[a123-flex 0]

Нет, неправильно - я так выражаю свои сомнения вашим способностям анализа структуры FPGA. :crying:

может расскажете, как мои способности могут испортить проект, созданный для работы логическим анализатором: входной порт, dcm + фирменный ЛА ?) ;)

 

Или может, просто продемонстрируете свои великие способности анализа - я соберу свой проект, на, скажем N входов, и скажу версию софта, где он собран, и достигнутую частоту, а вы в той же софтине соберете свой, с тем же анализатором, но после своего анализа)

 

И покажете свой великий уровень, увеличив частоту, уверен, не менее чем в 2 раза :08:))))

[RobFPGA 27]

Приветствую!

 

может расскажете, как мои способности могут испортить проект, созданный для работы логическим анализатором: входной порт, dcm + фирменный ЛА ?) ;)

:cranky:

Не расскажу - так как для начала не мешало бы Вам грамотно формулировать требования и структуру оного проекта и принятые Вами тех. решения - чтобы можно было оценить на сколько они пагубны.

 

Успехов! Rob.

[a123-flex 0]

Не расскажу

настоящему мужчине всегда есть что сказать (с)

 

так как для начала не мешало бы Вам грамотно формулировать требования и структуру оного проекта и принятые Вами тех. решения

вы что, ничего на самом деле не поняли ? :1111493779:

 

а ктото способностями анализа хвастался)))