[vea 0]

О, тема развивается :)

`define __USE_DEBUG__

работает вполне хорошо (проверено на нескольких небольших модулях), спасибо!

 

Вывожу на порты все сигналы для теста какие нужно. Этот модуль ложу в другой, в котором выведены только необходимые порты. В тестбенче вызываю вложенный модуль.

С `define проще, на мой взгляд.

 

Я делаю по другому: просто при симуляции например в моделсиме - вывожу все сигналы необходимые для отладки (прописать в do файле, чтобы каждый раз не не выводить), тогда проект для синтеза и симуляции будет один и тот же

Сигналы предназначеные для симуляции (как вспомогательные) в модулях - для синтеза запрещаете, используя атрибут

В принципе синтезатор их сам уберет, а Вам об этом сообщит в отчете/предупреждениях(warning)

Вот это не понял, не могли бы Вы чуть подробнее объяснить.

Изменено 30 января, 2015 пользователем vea

[1891ВМ12Я 0]

А вот в VHDL нет такого препороцессора...

Это правда??? Действительно нету?

[Opex 0]

Это правда??? Действительно нету?

 

Нету. Да и на верилоге советуют минимизировать использование всяких ifdef, а VHDL суров, он не рекомендует, он сразу запрещает :)

В большинстве случаев можно другими средствами обойтись.

[hlebn 0]

Ох уж эти танцы с бубном :(

Если хочется большего - то может стоит генерить верилог файлы?!

Я генерю их на скрипт языках Perl , Python

Уж на этих языках проблем в написании любой сложности нет.

Проблемы реализаций верилог нет если генерить только в стандаре 1995 :( (для программной генерации не проблемма)

Даже проблем с ucf файлами более неимею. Генерю только те порты что использует топ модуль и LOC беру из реальных схем (Altium, Cadence ....)

 

[Krys 2]

Нету. Да и на верилоге советуют минимизировать использование всяких ifdef

Ну тогда справедливости ради надо упомянуть, что вообще началось это с Си (рекомендация обходиться без препроцессора). Но мы и будем минимизировать. Мы же не сплошь и рядом все условия через препроцессор описываем, а только самые нужные, без которых не обойтись. Например, включение или отключение объявления портов в интерфейсной части.