[fill 2]

У меня вопрос к fill.

В лабораторных к Hyperlynx есть lab_06 для моделирования линий CK от DDR2. В описании к лабе сказано что вот мол, представляем схему DIMM DDR2, которая соотвествует JEDEC спецификации. Затем идет проверка качества сигналов и добавляется конденсатор 10pF который все исправляет. Это мне понятно.

А непонятно вот что, специально посмотрел все стандарты для DIMM модулей на DDR2, нашел точно такую же схему разводки CK для 240pin SODIMM PC-5300 документ 4.20.13 Card типа H. На PC4200, о котором идет речь в лабе похоже стандарта нет в принципе.

Так вот размеры на TL в стандарте указаны в разы отличающиесь от тех что на схеме. И пределы этих размеров в стандарте не более +/-0.3mm.

Тогда вопрос, зачем делать такой жесткий стандарт, если можно поставить размеры от фонаря в 3..5 раз больше чем в стандарте, а в лабе особенно большая разница для TL на входе микросхем 3.5-18mm ( по стандарту 3.5мм) если все можно исправить конденсатором в 5..10пик.

Или есть какой то другой стандарт, или я чего то непонима

 

1. Не совсем понял о каких конкретно лаботаторных идет речь - документ, страница.

2. Вопрос не совсем по адресу, т.к. я не являюсь крупным спецом в SI (нет времени глубоко вникать в данные вопросы) - могу только помочь в вопросах непосредственного использования программ ментора. Возможно вам ответит кто-то другой кто более компетентен в теории SI.

[nxn 0]

Неприятная ситуация возникла при работе с DV и библиотекой.

В центральной библиотеке включил свойство Cell Name. После этого создал проект, нарисовал схему. В свойствах компонентов появилось значение Cell Name.

Система отработала правильно. Через какое то время в библиотеке выключил свойство Cell Name. После этого в DV сделал replace devices. Cell Name со схемы исчезли. Тоже все правильно. Но когда прошла обратная аннотация из платы в схему, значения Cell Name попали из платы в схему вместо RefDes, в некоторых компонентах вместо Instance Name, в некоторых вместо Part Number. Другими словами все свойства компонентов перемешались.

 

Получается включенные свойства в библиотеке нельзя выключить без последствий в проектах? Или я что то не так делаю?

 

[timon_by 0]

Тогда вопрос, зачем делать такой жесткий стандарт, если можно поставить размеры от фонаря в 3..5 раз больше чем в стандарте, а в лабе особенно большая разница для TL на входе микросхем 3.5-18mm ( по стандарту 3.5мм) если все можно исправить конденсатором в 5..10пик.

 

Стандарт описывает ситуацию, когда обеспечивается согласование микросхем без дополнительных элементов. Каждый элемент - дополнительное место на плате. При проектировании устройств со сверхплотной компоновкой дополнительные компоненты противопоказаны. Следуя стандарту можно избежать появления нежелательных компонентов на плате. К тому же, добиться согласования можно не только конденсаторами...

На сколько мне не изменяет память стандарт описывает соотношения временных характеристик, т.е. идет речь не об абсолютной длине, а о разности длин соответствующих цепей.

[Doomsday.machine 0]

Вопрос ко всем, кто пользуется Manufacturing Output Validation. При проверке постоянно возникают ошибки Elements with mismatched property наподобие:

Error 1: DB ELEMENT TYPE: SolderpasteNonViaPad : DCode = 11

Matching Artwork : DCode = 15 At: Start:(325.200000, 170.700000) -- End:(325.200000, 170.700000)

Ошибки относятся, как правило, только к падам (NonViaPad) на слоях Soldermask, Solderpaste, Top и Bottom.

Из документации:

Property mismatch: Errors where an output element's property is not matching to that in

layout. Example of Property mismatch in the case of Gerber is width (D-code) of a

segment with that in layout.

Все это прекрасно, но при визуальном сравнении, импортированного гербера и слоя в проекте, никаких различий не наблюдаю для элементов, чьи координаты указаны в логе проверки. Честно говоря, не особо знаком со структурой и синтаксисом формата gerber и не понимаю, как эти ошибки устранить. Это немного напрягает, т.к. визуально все в порядке, а с точки зрения системы выходные файлы не годны для производства.

[bureau 0]

есть ли hot key на изменение толщины трассы?

тоесть у меня в CES поставлено три тлщины мин. макс. и нормальная...

есть ли возможность переключать эти толщины клавишей? т.е. нажимать клавишу и толщина изменяется по кругу

[Alexer 0]

Возможно, что эта утилитка поможет http://www.paradigm-solutions.co.uk/twc.htm , но я с ней не разбирался.

[timon_by 0]

Возможно, что эта утилитка поможет http://www.paradigm-solutions.co.uk/twc.htm , но я с ней не разбирался.

 

Спасибо - здорово помогает: горячие клавиши на изменение ширины присутствуют...

[Arci0m 0]

здесь предлагали использовать команду cw, должен сказать активно юзаю,

но хот кей может быть был бы ещё интереснее :)

[AlexN 0]

Спасибо - здорово помогает: горячие клавиши на изменение ширины присутствуют...

 

приятная утилитка, только туплю как ее на toolbar припендюрить...

 

[timon_by 0]

приятная утилитка, только туплю как ее на toolbar припендюрить...

 

она сама цепляется при запуске батника (иконка в виде смайла в тулбаре возле Fit Board'a)

[ikar77 0]

Всем привет.

 

Подскажите, возможно ли настроить в Expedition отображение на подобие как в OrCAD Layout?

При пересечении дорожек место пересечения меняет цвет или иными словами, чтобы слои были

прозрачными.

 

И ещё, может кто-нибудь кинет какой нибудь пример платки в Expedition. Что-то никак найти не могу.

 

Спасибо

[fill 2]

Всем привет.

 

Подскажите, возможно ли настроить в Expedition отображение на подобие как в OrCAD Layout?

При пересечении дорожек место пересечения меняет цвет или иными словами, чтобы слои были

прозрачными.

 

И ещё, может кто-нибудь кинет какой нибудь пример платки в Expedition. Что-то никак найти не могу.

 

Спасибо

 

1. Уже обсуждалось и не раз, и с OpenGL и без него. Поиск работает.

2. Скачайте тренинг по Exp. - там есть пример разведенной платы.

[ikar77 0]

1. Уже обсуждалось и не раз, и с OpenGL и без него. Поиск работает.

2. Скачайте тренинг по Exp. - там есть пример разведенной платы.

 

Спасибо, поищу. Хоть направление поиска определили

[AlexN 0]

Спасибо, поищу. Хоть направление поиска определили

 

подвигайте движок opacity

[Arci0m 0]

При BA из EE в DxD получается следующий сабж, вызывающий лёгкое недоумение.:)

 

 

До изменений вывод T33 (IO_L16_SM12P), после изменений вывод T33 перескочил на IO_L15P_SM13P. Т.е. уже некоторое несоответствие по даташиту (имени пина), или это нормально?

 

(сильно не пинайте, не схемотехник я :), не понимаю)