[shirokov1 0]

Объясните пожалуйста что за странности с метрической сеткой в Symbol Editor . Символ сделанный в ИОД открваем в SE всё в порядке размер пина 5 мм шаг 5 мм всё как мне надо. Начинаю сам символ рисовать в SE размер пина округляет до 5.080 мм хотя ставлю ровно 5 мм. да и шаг сетки вроде както пересчитывает... Версия ментора 7.9 update 4 . Мне казалось что проблема с сеткой решена!?

[fill 2]

Объясните пожалуйста что за странности с метрической сеткой в Symbol Editor . Символ сделанный в ИОД открваем в SE всё в порядке размер пина 5 мм шаг 5 мм всё как мне надо. Начинаю сам символ рисовать в SE размер пина округляет до 5.080 мм хотя ставлю ровно 5 мм. да и шаг сетки вроде както пересчитывает... Версия ментора 7.9 update 4 . Мне казалось что проблема с сеткой решена!?

 

Установите соответствующее значение Precision=High для данного символа.

[shirokov1 0]

Установите соответствующее значение Precision=High для данного символа.

Работает! СПАСИБО!!!

[Voyager 0]

Для формулирования ограничений по длине\задержке и выравниванию.

Например: цепь состоит из ИМС1--резистор--ИМС2--разъем, вам нужно задать ограничение по длине между ИМС1 и ИМС2, соответственно формируем пару пинов ИМС1-ИМС2 (т.е. это суммарная длина ИМС1--резистор + резистор--ИМС2) на которую и накладываем ограничение.

 

Теперь понятно. Спасибо!

 

Еще вопрос: правильно ли я понимаю, что на вкладке Noise Rules в CES мы можем промоделировать наводку одного проводника на другой. Но ведь это все более наглядно было бы сделать в HyperLynx?

[fill 2]

Теперь понятно. Спасибо!

 

Еще вопрос: правильно ли я понимаю, что на вкладке Noise Rules в CES мы можем промоделировать наводку одного проводника на другой. Но ведь это все более наглядно было бы сделать в HyperLynx?

 

Формулируем правила наводок (в виде правил параллелизма или абсолютной величины наводки), которые должна выдержать Exp (за счет встроенного упрощенного счетного ядра).

 

Полноценное моделирование проводим в HL.

[Voyager 0]

Формулируем правила наводок (в виде правил параллелизма или абсолютной величины наводки), которые должна выдержать Exp (за счет встроенного упрощенного счетного ядра).

 

Полноценное моделирование проводим в HL.

 

Спасибо.

 

Еще вопросы:

 

1) что такое слой buildup, как он в Setup Parameters задается и какое отношение он имеет к переходным micro Vias?

 

2) В Setup Parameters есть возможность использования калькулятора - не совсем понятно, как он работает - по ширине трассы определяет сопротивление целого слоя и скорость распространения сигнала?

 

3) Извиняюсь за offtop: Есть ли (пусть на английском) тренинг по DxDesigner для Expedition EE7.9?

[Frederic 0]

2) В Setup Parameters есть возможность использования калькулятора - не совсем понятно, как он работает - по ширине трассы определяет сопротивление целого слоя и скорость распространения сигнала?

данные попадают из CES, в CES удобнее считать и работать

 

3) Извиняюсь за offtop: Есть ли (пусть на английском) тренинг по DxDesigner для Expedition EE7.9?

fill уже сообщал что им запретили на англицком :) распространять тренинги

[fill 2]

 

1) что такое слой buildup, как он в Setup Parameters задается и какое отношение он имеет к переходным micro Vias?

 

Есть книга The HDI Handbook First Edition - в ней все это подробно описано.

3) Извиняюсь за offtop: Есть ли (пусть на английском) тренинг по DxDesigner для Expedition EE7.9?

 

[Voyager 0]

Подскажите,пожалуйста, чем отличается отверстие buidup от laminate (при создании MicroVias)?

[SII 0]

Как известно, многие микросхемы, имея полностью одинаковую логическую организацию, выпускаются в разных корпусах с различной нумерацией выводов. Создавая в центральной библиотеке компонент (Part), можно связать физические выводы его посадочного места (Cell) и логические из его символа. Можно создать несколько компонентов, у которых будет одинаковый символ, но разные посадочные места и разная связь между физическими и логическими выводами. А теперь вопрос: получится ли номера физических выводов, соответствующих использованному в данном проекте компоненту в конкретном корпусе, передать в процессе разработки в DxDesigner, чтобы они отображались на принципиальной схеме? Если да, то как это делается?

 

ADD. Уже сам разобрался методом научного тыка. Tools->Package, затем выделить ножки нужных компонентов и поставить галку для значений Pin Number.

Изменено 12 февраля, 2012 пользователем SII

[SII 0]

Возник такой вопрос. При создании нового посадочного места (Cell) необходимо указать тип площадки (Padstack) для каждого вывода. Когда их немного, особых проблем нет. А что делать, когда ног сотни? В окне Place Pins для каждого вывода приходится указывать площадку для каждого вывода индивидуально, что долго, нудно и т.д. Есть ли способ указать их оптом для всех выводов вообще или для определённой их части?

[Frederic 0]

Возник такой вопрос....Есть ли способ указать их оптом для всех выводов вообще или для определённой их части?

есть

1.выделить все с помощью кнопки с крестиками

2.стандарно через contr (shift) + ЛКМ необходимые для редактирования

[SII 0]

Спасибо, помогло.

[SII 0]

Что-то не могу врубиться, как указать эквивалентность не просто выводов, а пар выводов. Например, имеем преобразователь уровней на 8 линий, у которого 8 пар "вход-выход" и линии управления (типа разрешения выхода и определения направления). Понятное дело, что переставлять его "каналы" можно свободно: логически они полностью равноправны. Однако, поменяв местами входы, необходимо таким же образом менять и выходы. Вот и не пойму, как описать такую эквивалентность.

[Frederic 0]

Что-то не могу врубиться, как указать эквивалентность не просто выводов, а пар выводов. Например, имеем преобразователь уровней на 8 линий, у которого 8 пар "вход-выход" и линии управления (типа разрешения выхода и определения направления). Понятное дело, что переставлять его "каналы" можно свободно: логически они полностью равноправны. Однако, поменяв местами входы, необходимо таким же образом менять и выходы. Вот и не пойму, как описать такую эквивалентность.

здеся