[КонстантинТ 0]

Вот такая беда приключилась. Разложил чип DDR3 х16 в трех сигнальных слоях (стакап на рисунке) - TOP, BOTTOM, SIGNAL1. TOP и BOTTOM - данные, SIGNAL1 - адрес/команды. Полигон питания 1.5 вольт лежит в слое POWER2. Выравнивание и зазоры - практически идеальны. Память инициализируется, но при проведении теста памяти постоянно лезут в логи одни и теже ошибки, в тех же местах и на различных платах. Вся пакость сотоит в том, что производитель чипа не дает никакой информации по логам и требованиям к разводке. Пришлось ориентиороваться по рефам и JEDEC стандартам. Затребовал с производителя платы контроль импедансов. Оказалось, что они не делали контроль для внутренного слоя, только для наружних. Учитывая безалаберность китайцев, у меня возник закономерный вопрос - может они смогли перепутать чередование внутренних слоев? У кого нибудь были подобные проблемы ? Запросил документы от производителя. Жду реакции.

 

И второе. Производитель чипов молчит как партизан и не обяъсняет суть выводов в логи теста памяти (см прилагаемы файл). Какие будут идеи, что они там могут тестировать?

 

Вот еще полученные результаты после трассировки. Ничего криминального. на первый взгляд, нет. Терминаторы - 56 ом, как и в референсе. Вообще, в референсах трассировка сделана крайне небрежно.

 

1. PCB 6-layer with controlling impedance, thiсkness - 1,6 mm

2. Single trace impedance - 60 ohms

3. Clocks signal diff impedance 100 ohms

4. Length matching for CLK/ADDR/CMD with tolerance +-0,5 mm. Actual lengths for those traces are 24 mm.

5. Length matching for DQS/DATA/DM lower byte with tolerance +-0,5 mm. Actual lengths for those traces are 18,6 mm.

6. Length matching for DQS/DATA/DM upper byte with tolerance +-0,5 mm. Actual lengths for those traces are 16,1 mm.

log.txt

[Uree 1]

Как показывает практика 99% проблем с ДДР3 заключается в некорректных настройках контроллера памяти, а не в РСВ. Ройте конфиги...

[КонстантинТ 0]

Как показывает практика 99% проблем с ДДР3 заключается в некорректных настройках контроллера памяти, а не в РСВ. Ройте конфиги...

Так эти дятлы даже описания регистров не дают, типа внутренний документ. Все приходится зубами вырывать. Вот нашел ссылку в их документации "See: DDR3 Tango Specification as a reference." Не дают, мол внутренний документ. Может вы встречались с этим документом от SIGMA?

 

А по поводу раздолбайства - пришла плата со сборки, так там беды отстувовали как класс. Забыли запаять. После этого я уже ничему не удивлюсь.

[КонстантинТ 0]

Кстати, еще один вопрос. Судя по логам , ошибки лезут всегда в одних и тех же местах. Те на младших адресах (до 0х8000e000)целостность данных не страдает, те с шиной данных все с порядке. Начинаются с adcnt16 и дальше. Могут ли быть такие проблемы с нарушением целостности BA[0:2] например какой-нибудь сигнал из них висит в воздухе?

 

[peshkoff 24]

А почему у вас Single trace impedance - 60 ohms ?

У DDR3 по-моему 40.. не?

[КонстантинТ 0]

А почему у вас Single trace impedance - 60 ohms ?

У DDR3 по-моему 40.. не?

Зависит от производителя. Короче, все завелось, необходимо было подправить параметры загрузчика под конкретный чип памяти.

[svoip 0]

А можно вопрос по представленному вами стеку: почему медь опорных слоёв почти в два раза тоньше меди на сигнальных?

[vicnic 0]

Смею предположить, что 6ти слойная плата формируется на основе 3х ядер с двухсторонней фольгой, разделенных прокладками.

Внутреннее ядро имеет фольгу 35 мкм, а внешние ядра имеют фольгу по 18 мкм. При этом есть еще процесс металлизации отверстий, в результате которого на внешних слоях наращивается еще около 25 мкм. В итоге на внешних слоях топологии имеем 18+25 мкм.

[svoip 0]

Смею предположить, что 6ти слойная плата формируется на основе 3х ядер с двухсторонней фольгой, разделенных прокладками.

Внутреннее ядро имеет фольгу 35 мкм, а внешние ядра имеют фольгу по 18 мкм. При этом есть еще процесс металлизации отверстий, в результате которого на внешних слоях наращивается еще около 25 мкм. В итоге на внешних слоях топологии имеем 18+25 мкм.

Да, структура скорее всего такая как вы и описали. Интересно просто почему нельзя было сделать плейны такой же толщины как и внутренние сигнальные, а наружные понятно что за счёт металлизации переходных отверстий получатся толще.

В любом случае мне просто интересно...

Изменено 25 сентября, 2014 пользователем svoip

[vicnic 0]

Моё предположение - первая фраза сообщения, отсюда ноги растут.

Точнее мы можем узнать только от ТС.

[КонстантинТ 0]

Моё предположение - первая фраза сообщения, отсюда ноги растут.

Точнее мы можем узнать только от ТС.

Так и сделали в процессе корректировки стека с поизводителем PCB. Все внтуренние слои 0,5 oz. Этот стек рекомендовал производитель чипов. Но он оказался ошибочным, пришлось пересчитывать внутренние трассы.

[Serg812 0]

Интересно просто почему нельзя было сделать плейны такой же толщины как и внутренние сигнальные...

 

Тогда нужно использовать внешние ядра с фольгой 35/18, такого материала на заводе может не оказаться и срок изготовления увеличится.