[Grumbler_2002 0]

Есть клок, выходящий на два пина, надо как-то законстрейнить его, чтобы сигналы на этих пинах были синфазны. Можно ли тут чего-нибудь сделать?

[sdp64 0]

В чём проблема?

на многих кристаллах есть возможность подвигать задержку по выходу

[sazh 5]

регистровый выход в портах ввода вывода.

[Grumbler_2002 0]

Чтобы сделать регистровый выход, надо завести на эти триггеры вдвое большую тактовую, а мне этого не хочется, потому что появится необходимость согласования во времени теперь уже нового клока с триггеров и данных, считанных этим клоком.

[Vladimir_C 0]

Есть клок, выходящий на два пина, надо как-то законстрейнить его, чтобы сигналы на этих пинах были синфазны. Можно ли тут чего-нибудь сделать?

Помнится, можно было задать конкретное время прохождения для сигнала (в настройках компилятора).

Видимо это и нужно использовать.

Точнее не отвечу - давно было.

[SergeyF 0]

Можно уточнить, насколько синфазны и в какой САПР?

[Grumbler_2002 0]

Насколько это вообще возможно. Сейчас это 500 пс. Кристалл V2-2000. Среда ISE7.1. Хотя я вот уже думаю, что пик 100-150 меня бы устроило.

[dxp 53]

Чтобы сделать регистровый выход, надо завести на эти триггеры вдвое большую тактовую

Не обязательно. Если есть возможность сгенерить сдвинутые клоки, то задержанным можно тактировать опережающий. Например, в некотороых альтеровских ПЛИС есть модуль ФАПЧ, который может выдавать две частоты, причем сдвиг фазы можно задавать в широких пределах и с неплохой дискретностью. Таким обрзом, скажем, можно соорудить два сдвинутых клока на 100 МГц, первый завести на входы триггеров элементов ввода-вывода, а второй - на тактовые входы этих триггеров. На выходе сигналы будут синхронны и синфазны.

 

Посмотрите, имеется ли у Вас возможность сгенерить такие сдвинутые клоки, если имеется, то вуаля. :)

[andrew_b 15]

Такимобрзом, скажем, можно соорудить два сдвинутых клока на 100 МГц, первыйзавести на входы триггеров элементов ввода-вывода, а второй - натактовые входы этих триггеров. На выходе сигналы будут синхронны исинфазны.

Неа, на выходе будет постоянный уровень --- 1 или 0, в зависимости от того, какой клок куда завести.

Изменено 19 декабря, 2005 пользователем andrew_b

[dxp 53]

Такимобрзом, скажем, можно соорудить два сдвинутых клока на 100 МГц, первыйзавести на входы триггеров элементов ввода-вывода, а второй - натактовые входы этих триггеров. На выходе сигналы будут синхронны исинфазны.

Неа, на выходе будет постоянный уровень --- 1 или 0, в зависимости от того, какой клок куда завести.

Точно - прогнал! :) У меня не так было: нужен был клок 100 МГц, задержанный от данных, сгенерил на ФАПЧе два клока 100 МГц и 200 МГц со сдвигом (200 МГц задержан относительно 100 МГц). 100 МГц - системый клок, а двухсотмегагерцовым тактировал тот I/O триггер, через который клок наружу шел. Задержка четко была, как заказано (где-то порядка 1.7 нс).

 

Т.е. если честно делать синхронный дизайн, то, похоже, без более скоростного клока не обойтись.

[oval 0]

Насколько это вообще возможно. Сейчас это 500 пс. Кристалл V2-2000. Среда ISE7.1. Хотя я вот уже думаю, что пик 100-150 меня бы устроило.

Думаю, такую точность получить на ПЛИС нереально, возможно нужно использовать внешние специализированные буферы-разветвители. На ПЛИС все будет очень сильно привязано к условиям (температура, напряжение питания и т. п.) У нас неоднократно возникали проблемы с подобными фокусами, даже на относительно низких частотах порядка 50МГц. Но, кто знает, может и повезет. ИМХО, такие вещи нужно делать с помощью специализированных элементов.

 

Точно - прогнал! :) У меня не так было: нужен был клок 100 МГц, задержанный от данных, сгенерил на ФАПЧе два клока 100 МГц и 200 МГц со сдвигом (200 МГц задержан относительно 100 МГц). 100 МГц - системый клок, а двухсотмегагерцовым тактировал тот I/O триггер, через который клок наружу шел. Задержка четко была, как заказано (где-то порядка 1.7 нс).

А чем Вы с такой точностью измеряли эту задержку? Или это просто данные анализатора времен?

[leevv 0]

Esli est' svobodnye DCM blocki v V2 to mogno sdvigat' phasy na nem s diskretom primerno 100 ps.

To est' esli nugno tol'ko vyrovnjat' clocki megdu soboj to dostatochno odnogo DCM. Esli nygno dvigat' phasy u oboih clk to togda 2 DCM.

 

V V4 architekture mogno ispolzovat' IDELAY block v kagdom IOB. 78 ps resolution up to 5 ns range.

Dlja zadergki signala na vyhode, povidimomu, potrebuetsja ispol'zovat' extra IOB dlaj zadergki, a potom podvesti etot signal k drugomu "output IOB".

[Runner 0]

Если внешние компоненты, то есть такое чудо инженерной мысли как кремниевые линии задержки - Dallas Semiconductor (DS10xx, DS102x) http://pdfserv.maxim-ic.com/en/an/AN229.pdf.

Дискретно регулируемая задержка, шаг до 0.150 ns. Стоит недешево, зато удобно.

 

PS Частоты порядка 30MHz. Для вашего виртекса наверно мало.

Изменено 20 декабря, 2005 пользователем Runner

[dxp 53]

А чем Вы с такой точностью измеряли эту задержку? Или это просто данные анализатора времен?

Не измерял - это Квартус позволяет задавать в свойствах мегафункции ФАПЧ. И в симуляторе (на времянках) это отследил - точно так и есть.

 

До железяки дело пока недошло (через пару месяцев должно дойти), там и проверим, для этого есть резвый цифровой скоп. Только с чего там погрешности-то взяться? Только некоторый разброс задержки от триггера элемента ввода-вывода до пина. А он не долен быть большим. Вот заодно и узнаем, как оно на самом деле. :)

[oval 0]

А чем Вы с такой точностью измеряли эту задержку? Или это просто данные анализатора времен?

Не измерял - это Квартус позволяет задавать в свойствах мегафункции ФАПЧ. И в симуляторе (на времянках) это отследил - точно так и есть.

 

До железяки дело пока недошло (через пару месяцев должно дойти), там и проверим, для этого есть резвый цифровой скоп. Только с чего там погрешности-то взяться? Только некоторый разброс задержки от триггера элемента ввода-вывода до пина. А он не долен быть большим. Вот заодно и узнаем, как оно на самом деле. :)

Понятно. Да, скоп должен быть действительно резвый :) Но дело даже не в свойствах ФАПЧ, там действительно достаточно приличная точность, а в задержках трассировки и буферов ввода/вывода. На относительно старых технологиях, типа Xilinx V-II, я сталкивался с проблемами при попытках реализации таких фокусов. Возможно в более свежих, например V-4, ситуация лучше.