[vicnic 0]

Всем день добрый.

Чего то вопрос возник, а разве можно закладывать один лист препрега? Раньше насколько я помню было ограничение не менее двухсмежных слоёв препрега. Или зависит от насыщенности рисунка и толщины меди и технологии продвинулись вперёд и я немного отстал от жизни?

Рекомендация использовать два препрега обычно встречается для материалов фирмы Rogers серии Ro4000. Для материалов класса FR4 это желательно, но необязательно.

И вы правильно заметили: с одной стороны для производства параметры платы зависят от требований заказчика (если они указаны), с другой стороны наличием на складе набора материалов, и возможности и опыта их использования.

[vladec 9]

Я тоже задавал этот вопрос технологам, по поводу минимум двух листов препрега, мне сказали, что такая проблема бала раньше, а теперь ее как то преодолели и проблем с анизотропией при использованиии одного листа нет

[vicnic 0]

To vladec: если речь идёт про Ro4000, то мой ответ будет таким - зависит от производства. Большинство мне известных откажутся прессовать материал на одном препреге или более трёх между соседними слоями. Если FR4 - вариантов масса.

[bigor 0]

Всем день добрый.

Чего то вопрос возник, а разве можно закладывать один лист препрега? Раньше насколько я помню было ограничение не менее двухсмежных слоёв препрега. Или зависит от насыщенности рисунка и толщины меди и технологии продвинулись вперёд и я немного отстал от жизни?

Если между внешним слоем и первым внутренним, который плейн, или, если между двумя смежными плейнами, то можно и один, но только по согласованию с заводом, который эти платы производить будет.

Если между двумя внутренними, которые сигнальные, или между внутренними сигнальным и плейновым - то нельзя. Исключения - очень тонкая медь, от 12мкм, но опять-таки по согласованию с заводом.

[k918 0]

Всем спасибо за информацию.

[Sanchez_ 0]

Друзья, помогите разобраться с топологией DDR3!

Есть такой замечательный девборд, Cubietruck называется. Во вложении схема на него. В конце схемы есть чертеж платы и фотографии.

Разработчик взял за основу проекта этот девборд, схему памяти скопировал 1 в 1 (лист 4), за искючением того, что у нас чипы памяти 4-Гиговые.

Самого проекта платы кубитрака нету, есть только вот такая картинка:

А теперь, внимание, вопросы.

1. Какая топология DDR3 применена на девборде?

2. Почему нет терминации на шине адреса и команд?

3. Почему это все работает?

4. Что делать мне? нужно, чтоб все заработало без лишних танцев с бубнами:

а) добавить терминацию в схему и делать как положено по топологии флай-бай?

б) пытаться повторить дизайн девборда, не меняя схему, у них же работает?

5. Может быть у Самсунга какие-то особенные чипы, которые работают без терминации? В даташите на память не нашел никаких упоминаний и требований по топологии и терминации. Так же как и вообще у Самсунга не нашел каких-либо апноутов по DDR3.

6. Может это такой проц замечательный у Аллвинера, который работает с любой разводкой и ему плевать на терминацию? В даташите на него, кроме того, что он поддерживает DDR3 ничего по этому поводу не сказано.

Буду крайне признателен за любые дельные советы!

A20_Cubietruck_HW_V10_130606.pdf

[Zurabob 2]

Добрый день.

 

1. Не всё так просто в Датском королевстве , как кажется на первый взгляд.

Сначала я склонялся к топологии fly-by , но потом , почитав app-notes , изменил своё мнение.

Я думаю , что топология тут "штаны" .

Адреса + управление идут единой шиной до чипов по прямой , а потом разбиваются на 2 штанины.

Далее , одна штанина идёт к 2-м чипам и вторая штанина идёт к двум.

Только тут для простоты монтажа чипы от штанин стоят не один над одним , а рядышком.

Такая ситуация возможна , если чипы не удаляются от средней точки далее , чем 5 см.

Как раз такое мы и наблюдаем.

Короче : это НЕ FLY-BY топология.

Такое разводится на 2-х внутренних слоях обычно.

2. Я просмотрел все свои проекты с данной топологией и ни в одном нет терминации.

В app-notes для применяемых в моих проектах чипов памяти написано , что при малых длинах линий и указанной мной топологии терминация должна быть сериальной.

Резистор должен стоять как можно ближе к источнику в разрыве цепи.

Но , тут возникают ситуации : если понизить силу драйвера у процессора и минимизировать длинну линий (длинна до 5 см) , то можно согласование не ставить.

Предполагаю , что именно это и проделано. Т.е. при существующей топологии ПП и организации памяти согласование не нужно.

Оно буднт нужно , если длинна линий превысит 5 см и количество чипов превысит 5.

Я дополнительно просмотрел IBIS модельки памяти на предмет ODT согласования , но нет. В моделях на приёмник никакого ODT нету. Да его и не должно быть , поскольку согласование происходит (если оно вообще нужно) на стороне ПЕРЕДАТЧИКА. А шина адресов работает только CPU->DDR. Так что всё ОК.

3. Потому что гладиолус. (извините , но вопрос ИМХО глупый)

4.

а) На представленном девборде топология НЕ fly-by. -> терминация в части адресов + управления не нужна. Если вы всё же хотите перестраховаться , то вам нужно добавить резисторов в разрыв цепей поближе к процессору.

Но , это заставит выныривать цепи адресов на поверхность и усложнит разводку , удлиннит цепи -> совершенно не нужно этого делать.

б) Да. нужно пытаться повторить дизайн , зная , что это НЕ fly-by.

5. Нет.

6. Нет.

 

Итак , вам нужно разводить шину адресов + управления "штанами".

Желательно расположить чипы памяти попарно один над одним , чтобы минимизировать длинну отводов от средней точки.

Такая разводка укладывается в 2 внутренних слоя. +TOP +BOTTOM.

Конечно же необходимо посчитать "стекап" платы , чтобы дифф.сопротивление линий передачи было 50 Ом.

 

 

 

[razob 0]

Закончили трассировку ddr3-1066. Соединение точка-точка.

Изучаю замечательную на взгляд программу PowerSI от Cadence. Среди многочисленных её возможностей есть и такая: расчёт коэффициента связности цепей (net coupling).

Результатом этого расчёта является определение для каждой цепи соответствующей ей цепи-агрессора. То есть цепи, которая оказывает наибольшее влияние на эту цепь.

Пример расчёта:

Как эти результаты трактовать с практической точки зрения? ну кроме того, что определённую цепь-агрессор следует проложить подальше, дабы уменьшить связность.

[Sanchez_ 0]

Спасибо, Zurabob! за подробные ответы.

 

Чипы друг над другом разместить не получится, т.к. одна сторона занята. Но и так (примерно как на девборде) нормально получается, т.к. не только от средней точки, но вобще вся цепь получается короче 5см.

 

Осталась еще пара вопросов.

А какая топология у клока: дифпара SCKA до резисторов и кондера и DSCK после (если смотреть по схеме в PDF)? Вроде как по рисунку и фото она идет к нижнему чипу. И как вообще ее правильно развести?

Если вести ее последовательно по чипам, получается 11мм до резисторов и 46мм после на все чипы.

Где должны быть резисторы и кондер, как можно ближе к источнику (процу) или около точки деления (если надо тоже делить)?

[Zurabob 2]

Добрый день.

 

Дело в том , что в данной ситуации без разницы , поскольку длинна линии меньше предполагаемой длинны волны.

И считается , что помехами вносимыми электрически короткой линией передачи в передаваемый сигнал можно пренебречь.

 

Поскольку я ставил чипы один под одним , то эту троицу (конденс+2резистора) я ставил поближе к процессору ,

потом заводил под парочку чипов и там уже бил на ветки как можно ближе к нужным пинам.

 

В вашем случае не важно : под какой из 2-х чипов сначала зайдёт клок , поскольку все длины относительно небольшие.

 

Советую вам читать хорошую книжку : Л.Н. Кечиев "Проектирование печатных плат для цифровой быстродействующей аппаратуры"

Читать так : берёте чёрный маркер , вымарываете из книги все формулы и читаете на ночь , как простую книжку с картинками.

Я думаю , что 95% ваших вопросов после этой книжки отвалится.

B)

 

[Sanchez_ 0]

Дело в том , что в данной ситуации без разницы , поскольку длинна линии меньше предполагаемой длинны волны.

И считается , что помехами вносимыми электрически короткой линией передачи в передаваемый сигнал можно пренебречь.

...

Советую вам читать хорошую книжку : Л.Н. Кечиев "Проектирование печатных плат для цифровой быстродействующей аппаратуры"

Читать так : берёте чёрный маркер , вымарываете из книги все формулы и читаете на ночь , как простую книжку с картинками.

Я думаю , что 95% ваших вопросов после этой книжки отвалится.

B)

Добрый вечер!

С книжкой знаком, как и с Кечиевым, бывал на его лекциях.

Дело в том, что эту линию нельзя считать прям короткой. Период клока 2,5нс. Сколько фронт? ну пусть 20%, это 0,5нс. По расчетам того же Кечиева при фронтах в 0,5нс граница между короткой и длинной линии - 38мм. Так что как минимум это на грани. Если считать по задержке (7пс/мм), то 500пс = 70мм, т.е. время фронта соизмеримо с длинной линии.

Поэтому я и подумал, что не должна быть безразлична как топология так и положение согласующих элементов. Во всех апноутах, которые мне попались, была описана топология флай-бай с терминацией в конце шины.

Насколько я понял, у Вас есть информация, как можно делать иначе, (апноуты). Поделитесь, пожалуста.

Содной стороны, логично поставить согласующие элементы вначале линии, и я склоняюсь к этому. Довести до средней точки, а там разделить на 2 стороны и соединить с каждой стороны по 2 чипа последовательно.

Но я видел пример топологии, где они около точки деления. Есть ли в этом смысл?

 

Есть еще у кого какие-нибудь соображения?

[krux 8]

Технология DDR3 никогда не подразумевала существования топологий, отличных от fly-by. Во всяком случае в редакции JEDEC.

"Штаны", они же T-topology применительно к DDR3 - это недокументированная возможность, или cheating, если уж на то пошло.

при использовании невысоких частот и частоты посылки управляющих команд не чаще чем раз в 2 такта - при определенной топологии линию можно считать короткой и терминацией на шине управления - пренебречь. (о чем собственно и говорится в различных аппнотах)

 

Всё это имеет место быть при f =< 533М, в низкопотребляющем сегменте, где разница в задержках RAS-CAS между 12 тактами или 8 - не играет никакой роли.

[Zurabob 2]

Читы это или нет , но "Т" топология применяется и работает.

Чтобы быть уверенным в каждом конкретном случае , нужно проводить моделирование топологии в соответствующих пакетах.

Для этого собственно моделирование и проводится , чтобы посмотреть.

ИМХО , поскольку рассматриваемая плата является девбордом , то на её разработку было затрачено "немного более денег" , поскольку её потом нужно было продавать.

И вложив один раз в разработку , затраты окупятся. (собственно западная модель разработки , опять же ИМХО)

 

У нас же ситуация несколько другая : (отступление)

Не желая тратить денех на покупку дополнительного софта , начальство требует от подчинённых 100% результат.

И начинается гадание на кофейной гуще... читайте на стандратах , рекомендациях и аппноутах.

Все эти документы служат лиш для того , чтобы подтолкнуть вас в нужном направлении.

Не стоит их заучивать наизусть и шаг в лево шаг в право - расстрел.

В моей практике встречались проекты с чипами MT41J256M16HA , клок торотых 800 Мгц. Соответственно это DDR3-1600.

И они были "Т" топологии и прекрасно работают (иначе заказчики придут с топором и массажнут мозг сначала моему начальству , а потом начальство собравшись с силами , примется за меня).

И таких проектов не один.

 

Так вот , применительно к вашей плате: я думаю , что после разводки было проведено моделирование , получены результаты и проект был сдан или переработан , а потом сдан. Всё.

 

to Sanchez :

Вы можете поставить согласующие элементы как можно ближе к средней точке , вобщем то хуже не будет. Но , опять же , в моей практике "Т" разводка встречалась только , когда чипы стоят один под одним двумя парами. Соответственно , поставить согласующие элементы как можно ближе не получается. Обе стороны заняты. И я ставил их сразу после процессора.

Насчёт того , что длинная-короткая-на грани. Возможно , вы правы и там на грани , но выбросы после фронта не достигают критических величин. И глаз остаётся достаточно открытым для нормальной работы микросхем.

ИМХО западная модель построения разработок : не нужно стремиться к идеалу (его нет) , достаточно заставить работать и продать.

 

Если у вас есть место и слои на ПП , то можно сделать Fly-by топологию , поставить согласующих элементов и это точно будет работать.

Только тогда цена продукта будет неоптимальная (выше , чем могла бы быть).

Но , выбор всегда за вами.

Надеюсь , свою мысль я донёс.

 

 

 

[Sanchez_ 0]

Спасибо!

У меня f=400MHz (DDR3-800). 533 не потяенет проц.

Потом покажу, что получилось и расскажу как работает.

[NoMemory 0]

Всем добрый день, хотелось бы услышать совет опытных людей. Прошлый проект по части DDR3 был несколько... неудачен (оно конечно работает и этого даже оказалось достаточно для сдачи проекта, но во второй ревизии необходимо сделать все как надо, для справки, чип от Xilinx zynq xc7020), в процессе поиска заковырок возник вопрос: при трассировке флайбаем и свапе пинов в байте можно ли менять нахождение первого бита в группе, т.е. DQ0, DQ8 и т.д.. У самого Xilinx в аппноте ничего сказано не было, однако в Jedec и в аппнотах от Freescale такая строчка встречалась, процитирую Freescale:

 

Hardware write leveling – lowest order bit within byte lane must remain on lowest order bit of lane

by JEDEC compliance (see the “Write Leveling” section in JESD79-3E)

— D0, D8, D16, D24, D32, D40, D48, and D56 are fixed

— Other data lines free to swap within byte lane.

 

Я правильно уловил суть? К сожалению разглядывание сторонних дев.бордов ничего не дало, т.к. они вообще с этим делом (бит свопом) не заморачивались (думаю и мне в свое время не стоило). Это конечно не единственная проблема, но только на этот вопрос я сам никак не могу точно ответить, к сожалению.