verali
-
Постов
80 -
Зарегистрирован
-
Посещение
Весь контент verali
-
Посмотрел SPI core. Вижу такую куртинку: В мануале ug_embedded_ip.pdf ничего не сказано ни про data_from_cpu, ни про mem_addr, ни про data_to_cpu. Я могу додумать и предположить, что ядро позволяет использовать либо external либо spi_control_port (сигналы на прикрепленной мною картинке). Зачем нужны эти сигналы?
-
Всем привет. Делаю управление ПЛИС внешним процессором по интерфейсу spi. С процессора на плис идут два 32-х разрядных сигнала управления. Использую корку Avalon-ST Serial Peripheral Interface Core. Решил не заморачиваться с шиной Avalon и сделать все в квартусе, а не в qsys. До работы с интерфейсом сигналы, связанные с шиной Avalon(в cic и fir фильтрах), я задавал самостоятельно. Сейчас хочу поступить так же, поэтому из корки удаляю сигнал sysclk, stsinkdata, stsinkready, stsourseready, stsoursedata – то есть хоть что-то говорящее об Avalon. И вот здесь встал вопрос, а какой сигнал должен идти от spi slave до блока в ПЛИС? А как вы делаете управление по spi?
-
Подскажите пожалуйста, у меня такая система: Блок 1(первый красный прямоугольник) состоит из spi-slave и nco, блок 2 состоит из двух умножителей и третий блок из фильтров и spi-master. Правильно ли я понимаю, что следует выполнить следующие шаги : 1) Первый блок генерирую в qsys как отдельную систему. Генерирую HDL файл. 2) Второй блок я генерирую в квартусе с помощью визарда. В этом проекте находится top level. Соединяю первый и второй блок в quartus 3) Третий блок генерирую в qsys как отдельную систему. Генерирую HDL файл. Собираю все три блока в quartus. Направьте пожалуйста в нужном направлении
-
Хочу попробовать всю систему засунуть в qsys, но почему то в qsys'e отсутствует умножитель, да и вообще простые арифметические операции. Кто работал в qsys подскажите как поступить.
-
Спасибо за ответ! Скажите пожалуйста зачем в ядре spi нужен сигнал data_in?
-
Задача такая: На вход приемника (16 разрядный вход) приходит сигнал с АЦП . Управление планирую сделать по SPI. Съем данных (квадратуры) планирую сделать тоже по SPI. Не до конца понял назначение шины Avalon, требуется ли она для моего проекта, если управление идет по spi? Решил в качестве получения доп.опытав пересобрать систему в Qsys. Но есть одно НО: почему то для Cyclone V недоступно ядро NCO и CIC фильтр. Или требуется отдельная лицензия на эти ядра? Стоит Quartus 14.0 Web Edition
-
Выгрузка данных из ROM
verali ответил verali тема в Языки проектирования на ПЛИС (FPGA)
Ради интереса попробовал создать .mif файл и забить в него отрицательные числа, не забыв про A Memory Initialization File contains the initial values for each address in the memory. A separate file is required for each memory block. In a Memory Initialization File, you must specify the memory depth and width values. In addition, you can specify data radixes as binary (BIN), hexadecimal (HEX), octal (OCT), signed decimal (DEC), or unsigned decimal (UNS) to display and interpret addresses and data values. Data values must match the specified data radix Файл .mif следующего содержания: WIDTH=16; DEPTH=11; ADDRESS_RADIX=UNS; DATA_RADIX=DEC; CONTENT BEGIN 0 : 0; 1 : 5; 2 : 15; 3 : 80; 4 : 345; 5 : 656; 6 : -1; 7 : -2; 8 : -3; 9 : -4; 10 : -5; 11 : -6; В итоге, когда симулятор доходит до адреса, в котором отрицательное число, симулятор показывает 0, а не текущее отрицательное число: Получается в .mif не могут быть отрицательных чисел? Спасибо за совет! Я сейчас одновременно осваиваю как Quartus, QuestaSim и matlab. Объем очень большой, плюс к этому, т.к туториал на квесту на английском приходится переводить, сложно все одновременно делать без поддержки! Еще раз спасибо за помощь!
-
Выгрузка данных из ROM
verali ответил verali тема в Языки проектирования на ПЛИС (FPGA)
В radix только без знаковый есть:
-
Выгрузка данных из ROM
verali ответил verali тема в Языки проектирования на ПЛИС (FPGA)
Не могу понять, почему QuestaSim не понимает знаковые числа, подскажите пожалуйста! Основной код: module single_rom ( addr, clk, q ); //Входные воздействия input [6:0] addr ; //длина адреса(в bin) input clk; output signed [15:0] q; //выходные данные //Внутренние регистры //внутренние соединения //Подключение ip-ядра rom rom_ip rom_ip_component ( .address (addr), .clock (clk), .q (q)); //Основной код //непрерывное присваивание endmodule Код testbench: `timescale 1 ps/ 1 ps module single_rom_tb(); // test vector input registers reg [6:0] addr; reg clk; // wires wire signed [15:0] q; // assign statements (if any) single_rom i1 ( // port map - connection between master ports and signals/registers .addr(addr), .clk(clk), .q(q) ); //clk initial begin clk = 0; forever #10 clk = ~clk; end //beginning address initial addr = 7'h00; //loop always begin @(posedge clk) if (addr >= 7'h64) addr = 7'h0; else addr = addr + 7'h1; end endmodule
