_alex__

Интересует хорошая литература(можно на английском), где подробно расписаны: -алгоритм выбора колличества слоев, достаточных для какой-либо принципиальной схемы -соображения по размещению компонентов с целью минимизации влияния между ними -алгоритм выбора слоев для различных цепей и для каких цепей нужно производить анализ(Signal integrity и т.п.) в САПРах

Спасибо, эту информацию и искал

1) Если взглянуть на огромный ассортимент ширпотребной электроники производимой в Китае и Юго-восточной Азии, то какие типы пластиков чаще всего используются для изготовления корпусов? Какие из них дешевле всего? 2) Вот эти все мелкие самонарезные шурупчики и винтики, используемые для скрепления частей корпуса и других деталей, по каким стандартам резьбы, размеров и т.д. они чаще всего делаются?

А оправдано ли использование чип перемычек, если благодаря ним можно уменьшить колличество слоев платы и в схеме нет высоких частот?

1)Значит если обойтись без SMD компонентов в проекте изделия не возможно(например по соображениям миниатюризации) и этих компонентов нужно большинство, то лучше вообще отказаться от сквозных компонентов что б пайка шла одним единственным методом? 2)А если стоит задача спроектировать что-то предельно дешевое, то тогда лучше вообще все компоненты DIP пригодные для автоустановки и пайки волной использовать? 3)Если все таки приходится использовать и SMD и сквозные компоненты, то имеет ли смысл размещать все сквозные компоненты на краю платы так, что б можно было пройтись по их выводам волной припоя не задев SMD компоненты?

Я так понимаю идеальное устройство с точки зрения автоустановщика - когда на партию устройств например в 100 штук нужно ровно 10 бобин компонетов. И соответственно после каждой партии в 100 устройств полная перезагрузка бобин в автомат.

а вот эти самые техзоны сколько они в среднем в миллиметрах? и они только по краям листа заготовки или между платами на заготовке тоже?

да, спасибо, то что нужно

Предположим разработали схему в которой 20 номиналов резисторов одного типа. Общее колличество резисторов 100. Перепроектируем схему так, что б стало 10 номиналов резисторов того же типа при сохранении общего колличества резисторов 100. Разница в колличестве бобин с smd элементами, которые нужны для сборки одного устройства. Имеют ли значение подобные вопросы для удешевления производства?

Имеет ли смысл проектировать устройства где абсолютно все паяется методом трафарет-припойная паста-печь? Насколько удорожается процесс если на плате есть компоненты требующие пайки волной? Какие есть соображения по проектирование устройств с точки зрения удешевления пайки?

На всех производствах используются какие-то стандартные размеры фольгированных материалов. Есть смысл проектировать плату таким образом, что б из стандартного размера листа фольгированного материала можно было вырезать целое число плат проектируемого устройства без отстатка? Какие наиболее часто используемые в мире размеры листов фольгированных материалов поступающих на заводы?

Изучаю обработку сигналов в среде Matlab, используя написание программ состоящих из .m файлов. Для вывода использую plot. Как мне эти программы визуализировать в Simulink? Например. Программа состоящая из 3-х .m файлов. 1) функция генератор синусоиды 2) функция генератор белого шума 3) основной .m файл который вызывает две эти функции с опредеденными параметрами, суммирует выдает график командой plot. Это простенький пример, реально я моделирую во много раз более сложные схемы с генераторами и фильтрами. Есть ли какой-то способ, что б мой пример визуализировать в Simulink в виде трех блоков и каждый блок содержит в себе соответствующий код из .m файла? Есть ли вообще способ автоматически проанализировать группу .m файлов, какие функции и откуда вызываются, и на основании этого построить структурную схему разработанной программы в Simulink?

получилось таки с помощью счетчика вывести значения выходов в wave. а как вывести значения выходов в файл в виде списка двоичных чисел?

пытался повторить вот это: http://we.easyelectronics.ru/plis/modelsim...ego-nachat.html не получается. vhdl файлы скомпилировались. симуляция не работает. ошибку выдает error loading design. Объесните как в этой программе сделать это: у меня по всей видимости модуль верхнего уровня не видит модуль нижнего уровня.

помогите написать код для подачи на мое устройство кода с двоичного 5-разрядного счетчика.

я правильно понимаю, что в самом файле с вышеуказанным vhdl кодом это все задается?

а тестовый файл здесь задается? тестовый файл тоже на vhdl нужно писать?

Имеется устройство с таким vhdl кодом: entity New1 is port( x1,x2,x3,x4,x5 : in bit; y1,y10,y11,y12,y13,y14,y15,y16,y17,y18,y19,y2,y20,y21,y22,y23,y24,y25,y26,y 27,y28,y29,y3,y30,y31,y32,y4,y5,y6,y7,y8,y9 : out bit ); end New1; architecture New1_functional of New1 is begin y1 <= x1 and x2 and x3 and x4 and x5; y10 <= (not x1) and x2 and x3 and x4 and (not x5); y11 <= (not x1) and x2 and x3 and (not x4) and x5; y12 <= x1 and x2 and x3 and x4 and (not x5); y13 <= (not x1) and x2 and x3 and (not x4) and (not x5); y14 <= (not x1) and x2 and (not x3) and x4 and x5; y15 <= (not x1) and x2 and (not x3) and x4 and (not x5); y16 <= (not x1) and x2 and (not x3) and (not x4) and x5; y17 <= (not x1) and x2 and (not x3) and (not x4) and (not x5); y18 <= (not x1) and (not x2) and x3 and x4 and x5; y19 <= (not x1) and (not x2) and x3 and x4 and (not x5); y2 <= x1 and (not x2) and x3 and x4 and (not x5); y20 <= (not x1) and (not x2) and x3 and (not x4) and x5; y21 <= (not x1) and (not x2) and x3 and (not x4) and (not x5); y22 <= (not x1) and (not x2) and (not x3) and x4 and x5; y23 <= x1 and x2 and x3 and (not x4) and x5; y24 <= (not x1) and (not x2) and (not x3) and x4 and (not x5); y25 <= (not x1) and (not x2) and (not x3) and (not x4) and x5; y26 <= (not x1) and (not x2) and (not x3) and (not x4) and (not x5); y27 <= x1 and x2 and x3 and (not x4) and (not x5); y28 <= x1 and x2 and (not x3) and x4 and x5; y29 <= x1 and x2 and (not x3) and x4 and (not x5); y3 <= x1 and (not x2) and x3 and (not x4) and x5; y30 <= x1 and x2 and (not x3) and (not x4) and x5; y31 <= x1 and x2 and (not x3) and (not x4) and (not x5); y32 <= x1 and (not x2) and x3 and x4 and x5; y4 <= x1 and (not x2) and x3 and (not x4) and (not x5); y5 <= x1 and (not x2) and (not x3) and x4 and x5; y6 <= x1 and (not x2) and (not x3) and x4 and (not x5); y7 <= x1 and (not x2) and (not x3) and (not x4) and x5; y8 <= x1 and (not x2) and (not x3) and (not x4) and (not x5); y9 <= (not x1) and x2 and x3 and x4 and x5; end New1_functional; Нужно проверить таблицу истинности для всех возможных значений на входе. Помогите написать vhdl тестовый файл, содержащий полный набор входных значений и вывода значений выходов таблицы истинности в stdout.

Имеетя spice модель операционника с 5 выводами in+ in- vcc+ vcc- out В микросхему в корпусе dip8 входят 2 два таких операционника. Тут загвостка в том, что у нас vcc+ vcc- общие для двух операционников. И нужно создать компонент состоящий из двух частей. Получается что у каждой части должны быть одинаковые номера выводов питания. А это приводит к ошибке. Как правильно создать УГО такого коммпонента и присвоить ему footprint, что б он корректно моделировался в SPICE и корректно передавался в PCB Editor? Как правильно задавать pin name, pin number?

Имеется комбинационное устройство: entity New1 is port( x1,x2,x3,x4,x5 : in bit; y1,y10,y11,y12,y13,y14,y15,y16,y17,y18,y19,y2,y20,y21,y22,y23,y24,y25,y26,y 27,y28,y29,y3,y30,y31,y32,y4,y5,y6,y7,y8,y9 : out bit ); end New1; architecture New1_functional of New1 is begin y1 <= x1 and x2 and x3 and x4 and x5; y10 <= (not x1) and x2 and x3 and x4 and (not x5); y11 <= (not x1) and x2 and x3 and (not x4) and x5; y12 <= x1 and x2 and x3 and x4 and (not x5); y13 <= (not x1) and x2 and x3 and (not x4) and (not x5); y14 <= (not x1) and x2 and (not x3) and x4 and x5; y15 <= (not x1) and x2 and (not x3) and x4 and (not x5); y16 <= (not x1) and x2 and (not x3) and (not x4) and x5; y17 <= (not x1) and x2 and (not x3) and (not x4) and (not x5); y18 <= (not x1) and (not x2) and x3 and x4 and x5; y19 <= (not x1) and (not x2) and x3 and x4 and (not x5); y2 <= x1 and (not x2) and x3 and x4 and (not x5); y20 <= (not x1) and (not x2) and x3 and (not x4) and x5; y21 <= (not x1) and (not x2) and x3 and (not x4) and (not x5); y22 <= (not x1) and (not x2) and (not x3) and x4 and x5; y23 <= x1 and x2 and x3 and (not x4) and x5; y24 <= (not x1) and (not x2) and (not x3) and x4 and (not x5); y25 <= (not x1) and (not x2) and (not x3) and (not x4) and x5; y26 <= (not x1) and (not x2) and (not x3) and (not x4) and (not x5); y27 <= x1 and x2 and x3 and (not x4) and (not x5); y28 <= x1 and x2 and (not x3) and x4 and x5; y29 <= x1 and x2 and (not x3) and x4 and (not x5); y3 <= x1 and (not x2) and x3 and (not x4) and x5; y30 <= x1 and x2 and (not x3) and (not x4) and x5; y31 <= x1 and x2 and (not x3) and (not x4) and (not x5); y32 <= x1 and (not x2) and x3 and x4 and x5; y4 <= x1 and (not x2) and x3 and (not x4) and (not x5); y5 <= x1 and (not x2) and (not x3) and x4 and x5; y6 <= x1 and (not x2) and (not x3) and x4 and (not x5); y7 <= x1 and (not x2) and (not x3) and (not x4) and x5; y8 <= x1 and (not x2) and (not x3) and (not x4) and (not x5); y9 <= (not x1) and x2 and x3 and x4 and x5; end New1_functional; Как в Modelsim от Mentor вывести таблицу истинности для всех возможных значений на входе?

здесь привели программу gorgeous-karnaugh.com которая именно минимизацией занимается. а какие еще существуют программы именно для минимизации логических функций в опредленном базисе? в matlab такое возможно?

мне нужно спроектировать и минимизировать такое устройство в базисе И-НЕ без привязки к какой либо ПЛИС. программа modelsim от mentor умеет такое делать?

мне нужно разобраться как на языках: 1)Verilog 2)VHDL составить задание для САПР на синтез и минимизацию такого устройства в базисе И-НЕ. Т.е. результатом синтеза должна быть минимизированная схема устройства, состоящая из логических элементов И-НЕ.

Нужно написать задание в формате и VHDL и Verilog на синтез и минимизацию комбинационного устройства в базисе И-НЕ с 5 входами и 32 выходами со следующей таблицей истинности: 00000 00000000000000000000000000000001 00001 00000000000000000000000000000010 00010 00000000000000000000000000000100 00011 00000000000000000000000000001000 00100 00000000000000000000000000010000 00101 00000000000000000000000000100000 00110 00000000000000000000000001000000 00111 00000000000000000000000010000000 01000 00000000000000000000000100000000 01001 00000000000000000000001000000000 01010 00000000000000000000010000000000 01011 00000000000000000000100000000000 01100 00000000000000000001000000000000 01101 00000000000000000010000000000000 01110 00000000000000000100000000000000 01111 00000000000000001000000000000000 10000 00000000000000010000000000000000 10001 00000000000000100000000000000000 10010 00000000000001000000000000000000 10011 00000000000010000000000000000000 10100 00000000000100000000000000000000 10101 00000000001000000000000000000000 10110 00000000010000000000000000000000 10111 00000000100000000000000000000000 11000 00000001000000000000000000000000 11001 00000010000000000000000000000000 11010 00000100000000000000000000000000 11011 00001000000000000000000000000000 11100 00010000000000000000000000000000 11101 00100000000000000000000000000000 11110 01000000000000000000000000000000 11111 10000000000000000000000000000000

это учебная задача синтезировать с помощью САПР устройство с 5 входами 32 выходами и таблицей истинности: Входы Выходы 00000 00000000000000000000000000000001 00001 00000000000000000000000000000010 00010 00000000000000000000000000000100 00011 00000000000000000000000000001000 00100 00000000000000000000000000010000 00101 00000000000000000000000000100000 00110 00000000000000000000000001000000 00111 00000000000000000000000010000000 01000 00000000000000000000000100000000 01001 00000000000000000000001000000000 01010 00000000000000000000010000000000 01011 00000000000000000000100000000000 01100 00000000000000000001000000000000 01101 00000000000000000010000000000000 01110 00000000000000000100000000000000 01111 00000000000000001000000000000000 10000 00000000000000010000000000000000 10001 00000000000000100000000000000000 10010 00000000000001000000000000000000 10011 00000000000010000000000000000000 10100 00000000000100000000000000000000 10101 00000000001000000000000000000000 10110 00000000010000000000000000000000 10111 00000000100000000000000000000000 11000 00000001000000000000000000000000 11001 00000010000000000000000000000000 11010 00000100000000000000000000000000 11011 00001000000000000000000000000000 11100 00010000000000000000000000000000 11101 00100000000000000000000000000000 11110 01000000000000000000000000000000 11111 10000000000000000000000000000000