Может, вопрос не в тему, но чем пользоваться для синтеза?
Пытаюсь синтезировать конструкцию в Quartus II 6.1:
interface EngineControllerOutput_if (input logic clk);
logic chclk;
logic reset;
logic direction;
logic halfstep;
logic [1:0] sens;
// 3 2 1 0
// A B C D
logic [3:0] phases;
logic [1:0] inhibit_n;
modport def(
input clk, chclk, reset, direction, halfstep, sens,
output phases, inhibit_n
);
modport test (
output chclk, reset, direction, halfstep, sens,
input clk, phases, inhibit_n
);
endinterface
module EngineControllerOutput (EngineControllerOutput_if.def ecif);
// бла-бла
endmodule
module EngineController_AvalonSlave_Full
#(
parameter MSB = 31
)
(
input bit i_Clk,
input bit i_Reset_n,
input bit i_Clk2,
input bit i_ChClk,
input bit i_ChipSelect,
input bit [1:0] i_Address,
input bit i_Write,
input bit [MSB:0] i_WriteData,
input bit i_Read,
input bit i_LeftLimit,
input bit i_RightLimit,
input bit [1:0] i_Sens,
output bit [MSB:0] o_ReadData,
output bit o_Irq,
output bit [3:0] o_Phases,
output bit [1:0] o_Inhibit_n
);
bit o_Clk;
bit o_Reset;
bit o_Half;
bit o_CW;
EngineControllerOutput_if ecif (o_Clk);
EngineControllerOutput eng1 (ecif); // вот здесь выдает: Error (10828): SystemVerilog error at EngineControllerFull.v(35): expression has 10 elements; expected
EngineController_AvalonSlave #(.MSB(MSB)) avslv1
(i_Clk, i_Reset_n, i_Clk2, i_ChipSelect, i_Address, i_Write, i_WriteData, i_Read, i_LeftLimit, i_RightLimit,
o_ReadData, o_Irq, o_Clk, o_Reset, o_Half, o_CW);
assign o_Phases = ecif.phases;
assign o_Inhibit_n = ecif.inhibit_n;
assign ecif.test.chclk = i_ChClk;
assign ecif.test.sens = i_Sens;
assign ecif.test.reset = o_Reset;
assign ecif.test.direction = o_CW;
assign ecif.test.halfstep = o_Half;
endmodule // EngineController_AvalonSlave_Full
Если там поставить ecif.def, то варнинг исчезает, но появляется сообщение про несколько источников сигнала на одном входе. Если в assign ниже добавить test (как в исходнике) - то собирается, однако при просмотре в RTL Viewer видим какую-то чушь: блок ecif интерфейса, у него есть входы ecif.test, выходы ecif.def и двунаправленные выходы ecif.... бред.
Я не пойму как писать.
В ModelSim компилируется без проблем. :angry2:
