nepoch

Кстати если сетку залинковать на 100 миб, проблема остается, и старший байт вновь теряется, то есть проблема ге в скоростях плис, а в алгоритме tse

Time Quest молчит, ибо на него никакие констраинты не идут автоматически

Дорогие друзья, может быть кто сталкивался с проблемой подъема tripple speed ethernet на MAX 10. В общем проблема в следующем использую tse в режиме gmii/mii, полное ядро. При этом скоростные характеристики max c7. При прошивке, ядро нормально линкуется по сети с хостом на 1 g, однако при приеме данных возникает проблема, что первый байт мак-адреса отсекается, если лезть во внутренности tse, четко видно, что при приходе данных, на tse, данные приходят на несколько каскадов из регистров, после записываются в память, а затемиз памяти записываются в новый каскад, при этом в этом каскаде данные корректные и без потерь, после этого данные пишутся в выходной каскад регистров, а вот на нем данные с потерей, вероятней всего на выходном каскаде не во время устанавливается сигнал ena. При чтении мануала обнарудил что tse работает начиная с микросхем со скорость i7, может в этом косяк?

Актуально?

Цена вопроса?

Криптографические ядра ( конвейеризированные aes, des и др), коммутационные (обработчики arp, udp, ip, в том числе и гегераторы пакетов), протоколы spi, i2c, диспетчер pcie шины с преобразованием tlp в av-st и av-mm, и наоборот, ядро логического анализатлра, ядро мультиплексации сетевых пакетов на несколько приемников, ну и многое другое.

Принимаю заказы по написанию ip ядер на verilog, опыт работы с семействами cyclone, stratix, max более 5 лет. Вопросы и предложения в личку.

Интересная вакансия, имею опыт разработки около 5-6 лет на verilog

Блин что за подстава в Pro версии только Aria поддерживается

Здравствуйте, недавно начал работать с PEX 8619, собственно столкнулся с первой проблемой не могу его запустить, невиден по PCI Express, вроде сконфигурирован верно, может кто поделиться опытом работы с PEX, а также интересно SDK последнее под PLX свичи, есть у кого? поделитесь, пожалуйста.

В tclнике сделать параметр derived, во время генерации файлов, значению параметра присвоить время, после чего в виде параметра передать в исходник veriloga. А там уже просто вывести константу на индикатор.

Уже разобрался, это скрипт, который позволяет динамически генерировать исходники ip ядер

Если при ассинхронном сбросе автомат управляющий тоже находится в сбросе, то ничего, но если автомат продолжает работать, то надо разнести.

Я б наверное еще регистры заменил бы 1-м 3-битным регистром и вообще все красиво вышло

Хм, какие мультисорсы будут если сделать так? always @(posedge Clk or posedge aR) begin if(aR) begin A0 <= 0; B0 <= 0; C0 <= 0; D0 <= 0; end else begin A0 <= In; B0 <= A0; C0 <= B0; D0 <= C0; end end always @(posedge Clk) begin A1 <= In; B1 <= A1; C1 <= B1; D1 <= C1; end Или можно реализовать это все вообще в пару строчек always @ (posedge clk or posedge aR) if (aR) {A0,B0,C0,D0} <=0; else {A0,B0,C0,D0} <= {In,A0,B0,C0}; always @ (posedge clk) {A1,B1,C1,D1} <= {In,A1,B1,C1};

При n-ом опыте работе на verilog, и анализе исходников altera, приходишь к выводу, что если блоки функционируют по-разному, то лучше их вывести в разные блоки, ибо за этим всем может прятаться, какое-нибудь такое состояние, в котором схема начнет вести себя непредсказуемо

А если рассмотреть, что PC отключен от глобальной сети, тогда никто ничего и никуда не перекинет

День добрый, ковыряясь в исходниках Altera, в некоторых файлах, в которых верилоговские и системверилоговские генерируются автоматически с использованием промежуточных временных файлов *.erp, встречал в tcl такую строчку package require altera_terp, может кто встречался, что это за такая библиотека такая altera_terp? P.S. отсылка к всемогущему гуглу не помогает, и поиск по форуму не дал результата.

Не вижу проблемы, пишешь в файл tcl скрипт, а потом просто его запускаешь

Лучше потратьте время и перейдите на system verilog, зато большинство проблем пройдет само собой

Опачки, новые ништяки,спасибо за своивременную информацию

Разве Альтеровский витерби не закрыт для чужих глаз?

И в итоге, тот же триггер

Скажите, а зачем городить защелки, если в структуре LE (логической ячейки) есть только LUT и триггер, и защелка реализуется на основе этих элементов?

Опишите суть проекта, сроки и стоимость