Может кто ответит на такой вопрос, заранее извиняюсь если не в тему. На 4-х слойной плате specctra делает подключение к Plane не оптимально, т.е. удваивает колисество via. Есть ли способ минимизировать количество переходных отверстий.
Rtest1.PCB
Так я и думал.... Хотелось получить что-то универсальное, а то с 0 какая-то условность получается. Может в 1 каскаде использовать регистр с синхронным SETом как-то?
Посоветуйте как написать на верилоге модуль задержки сигнала с кодом управления от 0 до N.
При коде 0 сигнал проходит напрямую, не 0 - с задержкой. Можно ли получить регистровый выход а не комбинационный?
