Есть проект для Lattice FPGA серии CrossLink-NX LIFCL-40, в числе прочего в проекте есть видеоконтроллер, выдающий поток на HDMI transmitter TFP410.
На FPGA заведен выход внешнего генератора 60 МГц на один из входов PCLK. Однако видеоконтроллер, для правильного формирования развёртки HSYNC/VSYNC и вывода пиксельной информации требует в качестве опорного тактового сигнала вполне определённую частоту, зависящую от разрешения. Например, для 800х600х72 Hz эта частота 50 МГц. Для формирования такой частоты пытаюсь использовать PLL - с помощью IP wizard создаю PLL, указываю входную частоту 60 МГц, желаемую выходную 50 МГц, конфигурация проходит успешно, Tolerance 0.0 %, выход CLKOP с PLL идёт на вход видеоконтроллера, однако видеоконтроллер с такой опорой отказывается работать, изображения нет. Вывел выход PLL на отладочную ногу, смотрю осциллографом, частота 50 МГц есть, но даже осциллографом видно, что она "плавает", то есть периодически плавно меняется. Видимо, это и есть причина неработоспособности видеовыхода.
В то же время на борту FPGA есть свой источник частоты 150 МГц генератор OSC, если ему задать делитель 3 и из него получить 50 Мгц, то HDMI выход работает отлично.
Ранее работал с FPGA Xilinx и особых проблем с PLL на борту не встречал. Может быть, у Lattice есть какие-то нюансы, хотя с виду IP-блок довольно простой, на входе RST и CLKi, на выходе CLKOP и LOCK, в конфиге указываются частоты входа и выхода, блок сам рассчитывает множитель и делитель, есть ещё Feedback Mode, который указан как CLKOP.
Что может быть не так с PLL?
