ilya79

Это как это "инициализированных при декларации регистров в Verilog"? Что, уже можно написать: reg a = 1; и это будет синтезабельная конструкция? Да это с версии 8.2.1 синтезабельная конструкция: Initial values specified in the RTL for sequential elements and memories can be mapped to startup values on the FPGA. Xilinx devices support power on startup values for registers and memories. Initial values specified in Verilog are converted to a technology independent attribute called syn_init_val by the compiler. The attribute is then carried on the inferred logic, which is passed on to the technology mapper to generate a startup value for the mapped sequential element.

В 8.2 очень много глюков c Verilog попробуйте 8.2.1 c ftp (мне помогло , был глюк с удалением инициализированных при декларации регистров в Verilog).

Мне кажется что больше всего времени XST тратит на low-level synthesis.

решение с ходу поставить 4 анализатора на 16к, и синху по времени сдвинуть :) <{POST_SNAPBACK}> А что хорошая идея , только лучше я два ядра IICE Identify по 32768 поставлю. Спасибо :cheers:

Вроде у Chipscope max depth=16384 для Virtex4, а мне очень надо снять именно 65536.

Identify 2.2 вылетает при глубине памяти 65536. Выглядит это следующим образом Instrument все вставляет на ура , при запуске debugger находит встроенное ядро Identify а при попытки снять данные говорит что no sample clock. Меняю только 65536 на 32768 и все замечательно работает :( Может кто -то сталкивался?java script:emoticon(':blink:') Плата Avnet Design V4LX-60, поэтому jtag не встроенный а soft-овый Identify-евский.

Собрать их как компоненты в один sch.

Надо внимательно просмотреть схему , часто бывает что Xilinx не может разместить в одном Slice куски вашей схемы. Например если есть srl16 и ff после него то тактироваться они должны от одного сигнала иначе 2 slice. А map не удавалось запустить? Возможно засчет упаковки unrelated logic проект уместиться ? Какие настройки синтезатора area или speed ?

Вот недавно взял проект под S3 1500 -4 и ради интереса развел его в Virtex 4 -10 . В S3 max period ~130 MHz в V4 ~198 MHz. Вроде технология у них у обоих 90 нм, а разность в скорости 35%. Понятно что маркетинг и т.п. и т.д. У меня такое ощущение что просто в софт для S3 закладываються завышенные задержки а ПЛИС-ы то по скорости физически одинаковые :(

Вопрос ко всезнающему all. Помогите решиться с выбором (или не выбором в пользу AX Actel). Необходимы ПЛИС с радиационной стойкостью порядка 20-30 kRAD(интересует именно TID SEU -пофигу). Денег на покупку тех же RTAX или QPRO естественно не дают. Может есть какие-то соображения по поводу TID AX vs S3 ? P. S. кто-нибудь занимался отбором ПЛИС с макродефектами оксидной пленки с использованием операции “облучение-отжиг” или для современных технологий (150-90 нм где чистота пленок обязана быть выше) это не актуально ?

Посмотри http://www.xilinx.com/xlnx/xil_ans_display...tPagePath=10129

xapp215: Example: VHDL: sum <= (a(7)&a) + (b(7)&b); -- sum is a 9-bit value Verilog: sum = {a[7],a} + {b[7],b}; // sum is a 9-bit value A carry-out of a function is accessed in the same manner. Extend the inputs and use the MSB of the function output (in the above example, "sum") as the carry out.

Кстати libcurl.so.2 можно поискать в rpm-ах в inete. Возможно это то что надо: http://rpm.pbone.net/index.php3/stat/4/idp...5.i386.rpm.html

Сегодня на работе попробую поэкспериментировать и поставить ISE на RH (Если найду дистрибутив на работе у нас все как-то больше ASPLinux), ну или принесу libcurl.so.2.

По помехоустойчивому кодированию я заливал на ftp Кларк Дж., мл., Кейн Дж. Кодирование с исправлением ошибок в системах цифровой связи: Пер. с англ.-М.: Радио и связь, 1987. (upload/doc/Error_Correcting_codes/Clark_Kein). На ftp также есть Блейхут , но там чисто алгебраическое декодировани (в Clark_Kein много по декодированию с мягкими решениями). Если по турбо-кодам, то сейчас в продаже появился неплохой перевод М. Сарагозы"Исскуство помехоустойчивого кодирования". Если надо все сделать за <6-7 месяцев то безусловно надо брать готовые ядра.

makc>>А как Вы себе представляете алгоритм подобного тестирования? Не знаю как все остальные, но Xilinx точно поддерживает Boundary Scan. В этом режиме все pin-ы обьеденяються как сдвиговый регистр и можно на любой i-o выставить нужный сигнал либо считать значение i-o. Как реализовать динамику правда не знаю :)

>>APA300 загрузка 70% >>синтез 30м-1.5ч. >>palace 20м- 1ч. >>p&r-30м-2ч. Для AX наверное все еще хуже ? Да, это не Xilinx c его крупнозернистостью :)

Мне помогли как я и говорил перелинковка и LD_ASSUME(у меня лицензионный ISE а не с ftp), возможно что дело в дисках :( и тогда можно мучиться очень долго, но на всякий случай рекомендации Xilinx при похожей ошибке: General Description: When I attempt to install ISE on a Red Hat Linux machine, the following error occurs and the installation does not launch: "Wind/U Error (294): Unable to install Wind/U ini file (/mnt/cdrom/data/WindU). See the Wind/U manual for more details on the ".WindU" file and the "WINDU" environment variable. Wind/U X-toolkit Error: wuDisplay: Can't open display" Solution 1: This issue occurs if the machine's $DISPLAY environment variable is set to :0.0 or the Wind/U installation is corrupt. To work around this issue, try the following: 1. Set the $DISPLAY variable to either <hostname>:0.0 or :0. 2. Delete all .windu files and folders in your home directory and try again.

>>причем сдесь kernel У меня было такое. Возможно кроме LD_ASSUME надо будет добавить линк(если у вас версия новее). ln -s /usr/lib/libcurl.so.3.0.0 /usr/local/lib/libcurl.so.2

>>а он вылетает с руганью, не находит libcurl.so.2. Похоже надо поставить совместимость kernel. LD_ASSUME_KERNEL=2.?? - номер версии совместимой с данной версией ISE.

Synplify 8.1 выдал: Ignoring initial statement >>Он вобще понимает инициализацию ? Понимает, понимает. Случайно не пишет, что undriven? Если да и надо ROM вставте фиктивную запись и никуда не подключайте we.

>>$readmemh - это системная функция, она и не может быть поддержена синтезатором (ток для сред моделирования) А руководство Synplify 8.1 уже никто не читает, или синтез в XST принципиален? The synthesis tool attaches an attribute, syn_init_val, to sequential elements with initial values. The value of the attribute holds the initial value. The compiler supports both procedural assignments and calls to verilog tasks readmemb() and readmemh(), from within the initial block. When loading data files with readmemb() and readmemh(), Verilog tasks the memory is loaded in the order of its declaration range.

Было такое. Часть выличилась переходом на более новый ISE, а часть была именно в том что делал не то что нужно.

Я думаю это в принципе невозможно, т.к. у одного сигнала(ram) 2 драйвера. Пользуйтись примитивами :(

Parallel-3->5 3.3 Parallel-3а ->5 3.3 2.5 1.8